JPH0486300U - - Google Patents

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JPH0486300U
JPH0486300U JP12508890U JP12508890U JPH0486300U JP H0486300 U JPH0486300 U JP H0486300U JP 12508890 U JP12508890 U JP 12508890U JP 12508890 U JP12508890 U JP 12508890U JP H0486300 U JPH0486300 U JP H0486300U
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JP
Japan
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rams
ram
refresh
memory
refreshed
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JP12508890U
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【図面の簡単な説明】
第１図は本考案の機能ブロツク図、第２図は実
施例のブロツク構成図、第３図は第２図に示した
メモリコントロールの構成を示すブロツク図、第
４図ａは従来のメモリ空間を示す図、同図ｂは本
考案のメモリ空間を示す図、第５図ａは従来のＣ
ＰＵサイクルを示す図、第５図ｂは本考案のＣＰ
Ｕサイクルとリフレツシユタイミングを示す図、
第５図ｃはＣＰＵサイクルのそれぞれの処理期間
のタイミングを示すタイミングチヤートである。 １……複数のＲＡＭ、２……メモリセレクト手
段、３……リフレツシユ制御手段、２１……メモ
リセレクト回路、２２……ＲＡＭ ＲＦＳＨ回路
、２３……ＲＡＭ ＲＤ／ＷＲコントロール回路
。

Claims (1)

  1. 【実用新案登録請求の範囲】 データのリフレツシユ動作を必要とする複数の
    ＲＡＭと、 前記複数のＲＡＭの内の少なくとも１つをデー
    タの読み出しまたは書き込みするＲＡＭとして選
    択するメモリセレクト手段と、 前記メモリセレクト手段によつて前記複数のＲ
    ＡＭのいずれも選択されていない時には、前記複
    数のＲＡＭの内の何れか１つにリフレツシユ動作
    させ、且つ前記メモリセレクト手段によつて何れ
    か１つのＲＡＭが選択されている時には、その選
    択されたＲＡＭ以外の前記複数のＲＡＭの内の１
    つにリフレツシユ動作を行わせるリフレツシユ制
    御手段とを具備することを特徴とするＲＡＭリフ
    レツシユ回路。
JP12508890U 1990-11-29 1990-11-29 Pending JPH0486300U (ja)

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JP12508890U JPH0486300U (ja) 1990-11-29 1990-11-29

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JP12508890U JPH0486300U (ja) 1990-11-29 1990-11-29

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JPH0486300U true JPH0486300U (ja) 1992-07-27

Family

ID=31872708

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JP12508890U Pending JPH0486300U (ja) 1990-11-29 1990-11-29

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