JPH0440544A - テスト用入出力命令処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図〜第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概要］ テスト用入出力命令処理方式に関し、 チャネル・アダプタのテストのときテスト用アウト命令
の応答を直ちに返し、またテスト用イン命令に対しては
その応答をチャネル・アダプタの状態により可変できる
ように制御することを目的とし、 複数のプログラム走行レヘルを持つファームウェアによ
り制御部されるチャネル・アダプタと、このチャネル・
アダプタを入出力命令によって制御する中央制御部と、
前記チャネル・アダプタのテスト開始または終了指示を
行う監視手段を有し、監視手段がテスト開始指示を発行
すると、チャネル・アダプタがチャネルインタフェース
を折り返し、中央制御部がテスト用の入出力命令によっ
てインターロンタ方式のチャネルインタフェースを擬偵
する装置において、中央制御部からテスト用の出力命令
が伝達されたとき、プロセッサによりタグイン保持手段
のデータを保持手段にセーブするとともに、タグアウト
保持手段に出力命令の内容を保持し、テスト用の入力命
令が伝達されたとき、タイマを起動し、そのタイムアウ
トにより前記セーブした保持手段のデータとタグイン保
持手段とを１１コセンサで比較し、不一致のとき前記入
力命令に対する応答を返し、一致したときタイマを再起
動し、タイマの起動回数が規定の値に達したときも入力
命令に対する応答を返すように構成する。

〔産業上の利用分野〕

本発明はテスト用人出力命令処理方式に関する。

近年マイクロ・プロセッサの進歩により、従来ではハー
ドウェアで作られていた装置がファームウェアによって
作られるようになってきた。このような装置では、非同
期の処理を含むため、多くの場合、割込みによって処理
する方法が用いられている。割込み処理があるとファー
ムウェアの変更によって割込み発生のタイミングが変わ
るので、その動作の検証及び装置のテストに多くの工数
が必要となる。そのためテストを自動化することが不可
欠となっている。

本発明は、このような装置を自動的にテストするものに
関する。

〔従来の技術〕

例えば、通信制御処理装置４０のチャネル・アダプタ４
１の場合について説明する第５図に示す如く、通信制御
処理装置４０はホスト５０に設けられたポス１−プロセ
ッサ５］に、チャネル５２及びチャネル・アダプタ４〕
を経由して接続される。

また通信制御処理装置４０番こは、複数のラインユニッ
ト４４−０．４４−１−／Ｉ　／Ｉ　−ｎが設けられ、
これらに接続された回線に、それぞれ１台〜複数台の端
末装置が接続され、ホストコンピュータ５１に対するデ
ータ処理が行われている。そして回線スキャナ４４によ
り、ラインユニット４４−０〜４４−ｎの状態が順次走
査されて、ホストプロセッサ５１に対する通信制御が行
われている。

通信制御処理装置４０には、中央制御部４２、主記憶部
４３が設けられており、中央制御部４２は主記憶部４３
に格納された命令を読出し、それを実行する。またチャ
ネル・アダプタ４１は中央制御部４２からの命令にした
がって、インターロンタ方式のチャネル・インタフェー
スを制御する。

なお４８は、主記憶部４３、中央制御部４２、チャネル
・アダプタ４１等を接続するシステムハスである。そし
てチャネル・アダプタ４１にはマイクロプロセッサ４５
、タグアラｌ〜・レジスタ４６、タグイン・レジスタ４
７等が設けられている。チャネル・インタフェースから
チャネル・アダプタ４１に対し伝達されるデータは一旦
タグアウド・レジスタ４６４こセントされ、またチャネ
ル・アダプク４１からチャネル・インタフェースに対し
送出されるデータは一旦タゲイン・レジスタ４７に七ノ
ドされる。

ところで主記憶部４３には、チャネル・アダプタ４１を
制御する命令の外に、チャネル・インタフェースを擬ｆ
以するテスト命令等が格納されている。そして監視部４
９が中央制御部４２及びチャネル・アダプタ４１を監視
しており、折り返しテストの開始及び終了を指示する。

チャネル・アダプタ４Ｊをテストする場合、監視部４９
がチャネル・アダプタ４１及び中央制御部４２に対して
テスト開始を指示する。これによりチャネル・アダプタ
４１ばナス１−時のデータをチャネル５２乙こ送出しな
いよう制御する。

中央制御部４２ではテスト用アウト命令をチャネル・ア
ダプタ４１に対して発行する。チャネル・アダプタ４１
のマイクロプロセッサ４５がテスト用アウト命令を受は
取るとテスト用アウト命令で発行されたデータをタグア
ウト・レジスタ４６に書く。

次に中央制御部４２はテスト用イン命令をチャネル・ア
ダプタ４１に対して発行する。

チャネル・アダプタ４１のマイクロプロセッサ４５がテ
スト用イン命令を受は取るとタグイン・レジスタ４７に
保持されているデータを応答する。

このナス１〜用イン命令によって読み出されたブタと期
待値と一致するか否かをチェフクし、一致すれば正常と
みて次のテスｉ−を行い、不一致ならエラー処理を行う
。このようにしてチャネル・アダプタ４１におけるチャ
ネル・インタフェースのテストが行われる。第６図はこ
のテスト用シーケンスを示している。

ところで、前記アウト命令、イン命令をチャネル・アダ
プタ４１では次のように処理している。

マイクロプロセッサ４５は複数のプログラム走行レベル
を持っており、」１位しヘルでは、中央制御部４２から
発行される命令の処理が行われる。

下位レベルではタグアウト・レジスタ４６の変化を検出
し、チャネル・インタフェースに従ったタグインをタグ
イン・レジスタ４７にセントする。

第７図に示す如く、前記アウト命令、イン命令はそれぞ
れ上位レベルで処理される。

前記アウト命令が中央制御部４２から発行され、マイク
ロプロセッサ４５がこれを受は取ると発行されたデータ
をタグアウト・レジスタ４６に書く処理が」−位しヘル
で行われる。

アウト命令の処理が終了すると下位レベルでタグアウト
・レジスタ４Ｇの内容が変化したことを検出し、チャネ
ル・インタフェースに従ったタグインをタグイン・レジ
スタ４７ヘセソトする処理が行われる。したがって、第
７図に示す如く、時刻１．ｏで中央制御部４２からアウ
ト命令が発行されると、マイクロプロセッサ４５はこれ
により上位レベルの処理を実行し、タグアラＩ〜・レジ
スタ４６にデータのセットを開始し、時刻１＋にて通常
の下位レベルの処理によりこのタグアウト・レジスタ４
６にセットされたデータに対するタグインを、タグイン
・レジスタ４７にセットずべく動作を開始する。

ところで、このタグイン・レジスタ４７に対するデータ
のセントが終らない、またはその実行中に、中央制御部
４２からイン命令が発行されると、例えば点線で示す時
刻ｔ２にこのイン命令が発行すると、マイクロブロセ・
ンサ４５は−Ｌ位レしルの処理に移行してタグイン・レ
ジスタ４７のデータを中央制御部４２に出力することに
なる。しかしこのとき、前記タグアラｌ〜・レジスタ４
６にセットされたタグアウトに対するタグインがタグイ
ンレジスタ４７にセントされていないので、このタグイ
ン・レジスタ４７から読出したデータは１す１待値と一
致しない。従って中央制御部４２はチャネル・アダプタ
４１がエラーであると誤認識する。

このようにエラーであると認識したとき、中央制御部４
２から、そのときの状態をダンプするためにイン命令を
発行する。しかし、チャネル・アダプタ４１が、このイ
ン命令に対する応答を夕、ゲイン・レジスタ４７におけ
るデータセット完了まで保留した場合、何らかの原因に
よりその応答がタイムアウトになったら、このダンプの
ためのイン命令もタイムアウトになり、どのような状態
でイン命令がタイムアウトになったのか後で解析するこ
とができないという欠点があった。

そこでこの欠点を解決するだめの方法として、■テスト
用の前記アウト命令の応答を、ファームウェアがタグイ
ン・レジスタ４７にデータセントが完了した時刻も３後
の時刻ｔ４まで保留したり、■前記アウト命令によりタ
グイン・レジスタ４７にデータがセットされる時間を見
込んだ時刻ｔ５に、中央制御部４２がイン命令を発行す
るように主記憶部４３に格納されているテストプログラ
ムを作成していた。

〔発明が解決しようとする課題〕

しかし前記■のように、テスト用のアウト命令の応答を
保留する場合、タグアウト・レジスタ４６にデータをセ
ットして状態変化させてからタグイン・レジスタ４７に
そのタグアウトに対するタグインデータの更新まで他の
入出力命令が発行できないためきめ細かいテストができ
ない問題があった。ファームウェアのタグイン・レジス
タの制御を行っている部分にテストのための処理を必要
とし、ファームウェアの複雑化、増大化を招いていた。

また前記■のように、テスト用のプログラムで、タグイ
ン・レジスタ４７にデータをセットしてその状態変化す
るまでの時間を見込んでこれを作成した場合、ファーム
ウェアの変更によって見込んでいた時間が足りない等の
問題が発生し、テストプログラムの変更が必要になるこ
ともあった。

したがって本発明の目的は、このような問題点を改善し
たテスト用入出力命令処理方弐を掃供することである。

〔課題を解決するための手段〕

前記目的を達成するため、第１図に示す如く、チャネル
・アダプタにマイクロプロセッサＩと、コン１−ロール
・ストレイン２と、タイマ３　ヲ設ケ、マイクロプロセ
ッサ１には比較部１−０と、カウンタ１−１を設ける。

勿論チャネル・アダプタには、タグアウト・レジスタ４
及びタグイン・レジスタ５が設りられ、タグアウト・レ
ジスタ４の入力側にはゲ−ｌ−６が設けられ、チャネル
インタフェースからのデータ、またはマイクロプロセッ
サ１からのデータが選択的にセントされる。

またコントロール・ス１〜レイジ２にはタグイン・レジ
スタ５のデータをセーブするセーブ領域２０が用意され
ている。

〔作用］ チャネル・アダプタのテストのため、中央制ｊ卸部（第
１図では省略）からのアウト命令がマイクロプロセッサ
１に伝達されると、マイクロプロセッサ１はまずタグイ
ン・レジスタ５の内容を読み出し、これをコントロール
・ストレイン２のセブ領域２−０にセーブする。そして
前記アウト命令時に中央制御部から伝達されたデータを
、ゲト６をオンにしてタグアウト・レジスタ４にセノｌ
〜する。アウト命令の処理が終わったらごのタグアウト
・レジスタ４にセントされたデータに対するタグインを
タグイン・レジスタ５に記入する処理を開始する。それ
から中央制御部よりイン命令がマイクロプロセッサ１に
伝達されると、マイクロプロセッサ１はタイマ３を起動
する。そしてタイマ３が一定時間経過後、割込信号がマ
イクロプロセッサ１に伝達されると、マイクロプロセッ
サ１はセーブ領域２−０にセーブしたデータと、そのと
きタグイン・レジスタ５にセットされているデータとを
比較部１−０で比較する。

このとき、タグイン・レジスタ５にタグアウト・レジス
タ４にセットされたデータがセントずみであれば比較部
１−０は不一致を検出し、セットずみでなければ一致を
検出する。

もし一致を検出すれば、マイクロプロセッサ１はカウン
タ１−１を＋１し、タイマ３を再起動する。そしてタイ
マ３から一定時間後再び割込信号が伝達されれば、同様
の比較を行う。

このとき、タグイン・レジスタ５にタグアウトに対する
タグインデータがセント済みであれば、比較部１−０は
不一致信号を出力する。これによりマイクロプロセッサ
１は前記中央制御部からのイン命令に対して応答信号を
出力することになる。

このイン命令の応答信号により、中央制御部はタグイン
・レジスタ５のデータを読み出し、これが期待値であれ
ばチャネル・アダプタは正常と判断し、期待値でなけれ
ば異常と判断する。

ごのようにして、中央制御部から他の入出力命令を、従
来抑止していた区間に発行することができる。

〔実施例〕

本発明の一実施例を第２図〜第４図に基づき説明する。

第２図は本発明の一実施例構成のチャネル・アダプタ、
第３図（Ａ）は本発明のタイミングチャト説明図、第３
図（Ｂ）は本発明の制御用メモリ説明図、第４図は本発
明の動作説明フローチャ１−である。

第２図は本発明によるチャネル・アダプタを示し、シス
テム構成としては第５図に示すチャネル・アダプタ４１
に対応するものである。

第２図すこおいて、第１図と同−記号部は同一部分を示
す。

タイマ３はカウンタ３−０、ゼロ検出部３−１、アンド
ゲート３−２．３−３、オアゲート３−４、減算器３−
５、インハ−り３−６を具（ｒｔｉｉする。そして１０
は割込み信号保持用のフリップ・７０ツブ（以下ＦＦと
いう）であり、１１はオアゲ　１−１１２はアンドゲー
ト、１３はインバータである。

またコントロール・ス）・レイン２には、第３図（■３
）で示す如く、チャネル・アダプタのファムウェア２−
１の外に、タグイン・レジスタ５のデータをセーブする
セーブ領域２−０、タイマ３からの割込回数を規定する
割込回数保持領域２２等が用意され、この割込回数保持
領域２−２には事前にタイマ３からの割込回数の上限が
記入されている。

次ムこ本発明の動作について説明する。

■　チャネル・アダプタの動作をテストする場合、図示
省略した監視部（第５図参照）がチャネル・アダプタ及
び中央制御部に対してテスト開始］　５ を指示する。これによりチャネル・アダプタをテス１−
するために、中央制御部からチャネル・アダプタに対し
テスト用のアウト命令が発行される。

またチャネル・アダプタではテスト時のデータがチャネ
ルに出力しないようにゲー　ト制御卸される。

■　第４図（Ａ）のフローチャー１・に示ず如く、この
アウト命令が伝達されたとき、チャネル・アダプタのフ
ァームウェアにこのアウト命令のための割込みが発生ず
る。これにより、マイクロプロセッサ１はそのときタグ
イン・レジスタ５を読み出し、コントロール・ストレイ
ン２のセーブＺＵ　Ｍｉ２−０にこれをセーブする。次
に中央制御部から伝達されたアウト命令のデータをタグ
アラ１−　レジスタ４にセットする。そして中央制御部
にタグアウト応答を出力する。この割込み処理は、第３
図（Ａ）に示す如く、マイクロプロセッサ１の」−位レ
ベルの処理で行われる。

■　マイクロプロセッサ１は、このタグアウト・レジス
タ４のセントを上位レヘルの処理で行ったあと、タグア
ウト・レジスタ４にセン１〜された１に のデータに対するタグインをタグイン・レジスタ５にセ
ットするための処理を下位のレヘルで行う。

■　中央制御部は、前記アウト命令に対する確認を行う
ために、テスト用のイン命令を、第３図（Ａ）に示ず時
刻１゛ｏで発行する。ごれによりチャネル・アダプタの
ファームウェアに、ごのイン命令の処理のための割込み
が発生ずる。ごの割込み処理により、第４１図（Ｂ）の
フローチャー１・に示ず如く、タイマ起動が行われる。

かくしてマイクロプロセッサ１がタイマ３を起動制御す
るため「ｌ」を、第２図に示すアントゲ−１−３−２に
出力する。このとき、アントゲ−）　３−２には固定値
が入力されているため、この固定値がアンドゲト３−２
、オアゲ−１−３−４を経由してカウンタ３−０に伝達
される。そしてカウンタ３−０がごの固定値にセントさ
れる。これによりタイマ３が起動し、前記１’　ｌ　４
が１０」となる。このため、インバータ３−６が「１」
を出力し、今度はアントゲ−ト３−３がオン状態となる
。カウンタ３０の出力は減算器３−５により−１ずつ減
算され、この−１減算された値がアンドゲート３−３、
オアゲ−ト３−４を経由してカウンタ３−０にセン］・
されるので、結局カウンタ３−０は、動作カウンタに応
じ一１減算動作する。そしてカウンタ３０の出力がオー
ルゼロ、つまり零になったとき、これがゼロ検出部３−
１により検出され、ゼロ検出部３−１より「１」が出力
され、オアゲート］１も［１］を出力し、Ｆ　Ｆ　］、
　Ｏがこれによりセットされ、割込み信号「１」を出力
する。

■　これにより、第４図（Ｃ）に示すフローチャートの
如く、マイクロプロセッサ１は、この割込み信号のリセ
ットを行うため、リセット信号「１」をインバータ１３
に出力する。これによりインバータ１３は［ＯＪを出力
し、アンドゲート１２及びオアゲート１１は「ＯＪを出
力し、ＦＦ１０はリセットされる。

■　ところで、前記Ｆ　Ｆ　］　０からの割込み信号に
より、マイクロプロセッサ１はセーブ領域２０に保持し
ているタグイン・レジスタ５の初めのデータを読み出し
、このときタグイン・レジスタ５にセットされているデ
ータを読み出す。そしてこれらのデータを比較部１−０
で比較する。もし一致すれば、タグイン・レジスタ５が
書き替えられていないことを示しているので、初め零に
設定されているカウンタ１−１を＋］する。そして、こ
のカウンタ］、−１の値が割込回数保持領域２２に設定
されている割込回数と一致するか否か比較部１−０で比
較する。不一致ならば、すなわち一定の割込回数に達し
ていなければ、マイクロプロセッサ１は再びタイマ起動
信号を出力し、前記の如（カウンタ３−０に固定値を七
）ｌ−Ｌ、同様の制御を行う。

■　ところで、前記■において、セーブ領域２０の保持
データとタグイン・レジスタ５のブタとが不一致であれ
ば、タグイン・レジスタ５がタグアウト・レジスタ４の
データに対するタグインデータに書替えられていること
を示しているので、マイクロプロセッサ１は前記イン命
令に対する応答を出力し、カウンタ１−１をクリアして
割込回数をＯとする。

■　また前記■においてタイマを再び起動し、同様の制
御を割込回数保持領域２−２に記入されている回数に達
するときまで繰返したとき、マイクロプロセッサ１は前
記イン命令に対する応答を出力し、カウンタ１−１をク
リアして割込回数を０とする。

中央制御部は、このイン命令の応答により、タグイン・
レジスタ５のデータを読み出し、所定の値と一致するか
否かを比較してチャネル・アダプタの動作診断を行うこ
とになる。前記■では正常状態と診断され、前記■では
所定の値と一致しないので異常状態と判断され、それぞ
れに応した処理が行われることになる。

第３図（Ａ）はこの前記■におげろ状態を示すタイミン
グチャートである。時刻ＴＯで中央制御部よりイン命令
が伝達され、タイマ起動が行われ、時刻Ｔ　Ｉでタイマ
による割込み信号が出力されたときフグアラ１−・レジ
スタ４のデータがタグインレジスタ５に記入されていな
いため、タイマ３は再起動される。そして時刻Ｔ２でタ
グイン・レジスタ５にタグアウト・レジスタ４のデータ
に対するタグインがセットされるので、時刻Ｔ３におい
てタイマによる割込み信号が出力されたとき、前記イン
命令に対する応答が出力されることになる。

なお、前記説明では、タグイン・レジスタ５のデータを
コントロール・ストレイン２のセーブケ■域２−０にセ
ットした例について説明したが勿論本発明はこれに限定
されるものではなく、他の保持手段、例えばレジスタを
使用してセーブしてもよい。またタイマ用のカウンタ３
−０として一１減算データをセットする例について説明
したが、勿論加算カウンタを使用して一定値をカラン１
−シたとき割込信号を出力するように構成してもよい。

〔発明の効果〕

本発明によりアウト命令の応答を抑止していた区間にも
他の入出力命令をチャネル・アダプタに発行することが
できるので、きめ細かいテス１〜が実施できる。またフ
ァームウェアにテスト特有の処理を割込み処理だけにと
どめることができ、ファームウェアの開発保守が容易に
なる。さらにテストプログラムを作成するとき、タグイ
ン・レジスタのデータの変化する時間を見込む必要がな
いので、その作成も容易なものとなる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図（Ａ）は本発明のタイミング・チャー１・説明図
、第３図（Ｂ）は本発明の制御用メモリ説明図、 第４図は本発明の動作説明フローチャー１−１第５図は
通信制御処理装置の構成とボスＬとの接続状態説明図、 第６図は従来のテスト状態説明用フロ−チャト、 第７図は従来のテスト状態の問題点説明用タイムチャー
トである。 マイクロプロセッサ コントロール・ストレイン タイマ タグアラ１−・レジスタ タグイン・レジスタ

Claims (1)

1. 【特許請求の範囲】 複数のプログラム走行レベルを持つファームウェアによ
   り制御されるチャネル・アダプタと、このチャネル・ア
   ダプタを入出力命令によって制御する中央制御部と、前
   記チャネル・アダプタのテスト開始または終了指示を行
   う監視手段を有し、監視手段がテスト開始指示を発行す
   ると、チャネル・アダプタがチャネルインタフェースを
   折り返し、中央制御部がテスト用の入出力命令によって
   インターロック方式のチャネルインタフェースを擬似す
   る装置において、 中央制御部からテスト用の出力命令、入力命令が発行さ
   れるとこれにもとづく処理を行うプロセッサ（１）と、 タグアウト保持手段（４）と、 タグイン保持手段（５）と、 タイマ（３）と、 タグイン保持手段（５）のデータをセーブする保持手段
   （２−０）を有し、 中央制御部からテスト用の出力命令が伝達されたとき、
   プロセッサ（１）によりタグイン保持手段（５）のデー
   タを保持手段（２−０）にセーブするとともに、タグア
   ウト保持手段（４）に出力命令の内容を保持し、テスト
   用の入力命令が伝達されたとき、タイマ（３）を起動し
   、そのタイムアウトにより前記セーブした保持手段（２
   −０）のデータとタグイン保持手段（５）とをプロセッ
   サ（１）で比較し、不一致のとき前記入力命令に対する
   応答を返し、一致したときタイマを再起動し、タイマの
   起動回数が規定の値に達したときも入力命令に対する応
   答を返すようにしたことを特徴とするテスト用入出力命
   令処理方式。