JPH0440723B2 - - Google Patents
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- Publication number
- JPH0440723B2 JPH0440723B2 JP57213415A JP21341582A JPH0440723B2 JP H0440723 B2 JPH0440723 B2 JP H0440723B2 JP 57213415 A JP57213415 A JP 57213415A JP 21341582 A JP21341582 A JP 21341582A JP H0440723 B2 JPH0440723 B2 JP H0440723B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- parallel data
- calculation
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- word length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
〔発明の属する技術分野〕
本発明は、入力のオン・オフ情報等を入力し、
これらを演算処理し、出力のオン・オフをコント
ロールするプログラム可能なプログラマブルコン
トローラに関するものである。 更に詳しくは、本発明は、掛算、割算を含む高
度のシーケンスをプログラム処理可能とするとと
もに、そのプログラムが簡単に行えるプログラマ
ブルコントローラに関するものである。 〔従来技術の説明〕 第１図はプログラマブルコントローラの一例を
示す構成ブロツク図である。図において、１はマ
イクロプロセツサ、２はリードオンリーメモリ
（ROM）、３はランダムアクセスメモリ
（RAM）、４はシーケンスプログラムメモリ、５
はパラレルデータレジスタ、６は内部メモリであ
る。ABはアドレス信号を伝送するアドレスバ
ス、DBはデータを伝送するデータバス、CBはコ
ントロール信号を伝送するコントロールバスで、
各バスともマイクロプロセツサ１と、各メモリ及
びレジスタとを結んでいる。 ROM２は、主としてシーケンスプログラムメ
モリ４にプログラムされているシーケンス命令を
解読し、マイクロプロセツサ１にシーケンス命令
の実行処理を行なわせるプログラムを記憶してい
る。RAM３は、マイクロプロセツサ１における
各種信号処理の実行に必要なデータ、情報等の一
時記憶を行なう。シーケンスプログラムメモリ４
は、ユーザー側においてプログラムしたシーケン
ス命令を記憶する。パラレルデータレジスタ５
は、ユーザー側のプログラム、すなわち、シーケ
ンス命令で使用することができる汎用レジスタ
で、定められた複数ビツトの情報を１語長のパラ
レデータとして複数個のパラレルデータを記憶す
る。内部メモリ６は、入出力、内部リレーのオ
ン・オフ状態を一時記憶する。なお、１１はマイ
クロプロセツサ１の内部に設けられている１ビツ
ト演算レジスタを示し、ここには、シーケンス命
令に従つて行なわれた１ビツトの論理演算の演算
結果を記憶する。また、３１はRAM３の特定番
地に設けた演算３レジスタを示し、ここには、あ
らかじめシーケンス命令に従つて行なわれたパラ
レルデータの演算結果を一時記憶する。 このように構成されたプログラマブルコントロ
ーラは、一般に入力のオン・オフ情報等を演算
し、出力のオン・オフをコントロールするプログ
ラム可能なコントローラであつて、ここでの演算
の種類は大別して２種類ある。第１の演算は、入
力、出力等のオン・オフ状態１個１個を個別に演
算する１ビツト演算であり、第２の演算は、入
力、出力等のオン・オフ状態を定められた複数個
まとめて演算する、あるいは数値の演算等も含む
一定の複数ビツトのパラレルデータ演算である。 第１図の従来のプログラマブルコントローラの
パラレルデータ演算に関する概略動作を説明すれ
ば次の通りである。ここでは、第２図に示される
ようなシーケンスプログラムを実行する場合を例
にとつて説明する。第２図における各符号の意味
を第１表に示す。
これらを演算処理し、出力のオン・オフをコント
ロールするプログラム可能なプログラマブルコン
トローラに関するものである。 更に詳しくは、本発明は、掛算、割算を含む高
度のシーケンスをプログラム処理可能とするとと
もに、そのプログラムが簡単に行えるプログラマ
ブルコントローラに関するものである。 〔従来技術の説明〕 第１図はプログラマブルコントローラの一例を
示す構成ブロツク図である。図において、１はマ
イクロプロセツサ、２はリードオンリーメモリ
（ROM）、３はランダムアクセスメモリ
（RAM）、４はシーケンスプログラムメモリ、５
はパラレルデータレジスタ、６は内部メモリであ
る。ABはアドレス信号を伝送するアドレスバ
ス、DBはデータを伝送するデータバス、CBはコ
ントロール信号を伝送するコントロールバスで、
各バスともマイクロプロセツサ１と、各メモリ及
びレジスタとを結んでいる。 ROM２は、主としてシーケンスプログラムメ
モリ４にプログラムされているシーケンス命令を
解読し、マイクロプロセツサ１にシーケンス命令
の実行処理を行なわせるプログラムを記憶してい
る。RAM３は、マイクロプロセツサ１における
各種信号処理の実行に必要なデータ、情報等の一
時記憶を行なう。シーケンスプログラムメモリ４
は、ユーザー側においてプログラムしたシーケン
ス命令を記憶する。パラレルデータレジスタ５
は、ユーザー側のプログラム、すなわち、シーケ
ンス命令で使用することができる汎用レジスタ
で、定められた複数ビツトの情報を１語長のパラ
レデータとして複数個のパラレルデータを記憶す
る。内部メモリ６は、入出力、内部リレーのオ
ン・オフ状態を一時記憶する。なお、１１はマイ
クロプロセツサ１の内部に設けられている１ビツ
ト演算レジスタを示し、ここには、シーケンス命
令に従つて行なわれた１ビツトの論理演算の演算
結果を記憶する。また、３１はRAM３の特定番
地に設けた演算３レジスタを示し、ここには、あ
らかじめシーケンス命令に従つて行なわれたパラ
レルデータの演算結果を一時記憶する。 このように構成されたプログラマブルコントロ
ーラは、一般に入力のオン・オフ情報等を演算
し、出力のオン・オフをコントロールするプログ
ラム可能なコントローラであつて、ここでの演算
の種類は大別して２種類ある。第１の演算は、入
力、出力等のオン・オフ状態１個１個を個別に演
算する１ビツト演算であり、第２の演算は、入
力、出力等のオン・オフ状態を定められた複数個
まとめて演算する、あるいは数値の演算等も含む
一定の複数ビツトのパラレルデータ演算である。 第１図の従来のプログラマブルコントローラの
パラレルデータ演算に関する概略動作を説明すれ
ば次の通りである。ここでは、第２図に示される
ようなシーケンスプログラムを実行する場合を例
にとつて説明する。第２図における各符号の意味
を第１表に示す。
ここにおいて、本発明は、第１図に示すような
構成のプログラマブルコントローラにおけるこの
ような問題点を解決し、掛算を含む四則演算を正
確に行なえるプログラマブルコントローラを提供
しようとするものである。 〔本発明の概要〕 本発明においては、第１図に示す構成におい
て、パラレルデータレジスタ５の定められた番地
に、破線で概念的に示すように演算補助レジスタ
５１を設け、シーケンス命令掛算の演算結果は、
常に２語長であるとし、下位１語長のパラレルデ
ータは演算レジスタ３１に、上位１語長のパラレ
ルデータを演算補助レジスタ５１に記憶させるよ
うにした点に特徴がある。 また、シーケンス命令割算においても、同様に
演算結果を２語長とし、小数点以上を演算レジス
タ３１に、小数点以下を演算補助レジスタ５１に
記憶させるようにしている。 このような点に特徴をもたせたことにより、掛
算あるいは割算演算の演算結果が得られれば、演
算レジスタ３１に格納された演算結果（下位１語
長のパラレルデータ）は、そのまま次のパラレル
データ演算のパラレルデータとして使用できる。
また、演算補助レジスタ５１に格納された演算結
果（上位１語長のパラレルデータ）は、演算補助
レジスタ５１がパラレルデータレジスタ５の中の
定められた番地に設けられているので、シーケン
ス命令でこの番地を指定することにより読み出す
ことができ、必要に応じてシーケンスプログラム
で処理することができる。なお、演算レジスタ３
１に記憶する演算結果は、演算補助レジスタ５１
に記憶する演算結果に比較して、使用頻度が高い
方とするのが望ましい。 第３図は、本発明に係る装置において、第２図
に示すシーケンスプログラムを実行する場合のフ
ローチヤートを示したものである。このフローチ
ヤートにおいて、本発明に係る装置においては、
ステツプ１２及びステツプ１３が従来のものと変
わつている。このようなステツプ１２，１３によ
つて、演算結果を正確なものとしている。 〔本発明の効果〕 以上説明したように、本発明によれば、従来装
置に比べて掛算を含む四則演算を正確に行なえ、
しかもそのプログラムを簡単に行なえるプログラ
マブルコントローラが実現できる。つまり、本発
明においては、例えば演算が掛算の場合には演算
結果の下位１語長のパラレルデータが演算レジス
タに記憶されるので、この演算レジスタに記憶さ
れた演算データをそのまま次のパラレルデータ演
算のパラレルデータとして使用することができ
る。また、上位１語長のパラレルデータは演算補
助レジスタに記憶され、この演算補助レジスタは
パラレルデータ内にあるので、他のパラレルデー
タと同様に処理することができる。 また、演算が割算の場合には演算結果の小数点
以上のパラレルデータが演算レジスタに記憶され
るの、この場合も同様に、演算レジスタに記憶さ
れた演算データをそのまま次のパラレルデータ演
算のパラレルデータとして使用することができ
る。また、小数点以下のパラレルデータは演算補
助レジスタ記憶され、この演算補助レジスタはパ
ラレルレジスタ内にあるので、この場合も他のパ
ラレルデータと同様に処理することができる。 このように、従来のように演算結果がオーバー
フローしないような条件下でのみ掛け算を行わせ
るといつた制約ななく、正確な演算処理ができ
る。
構成のプログラマブルコントローラにおけるこの
ような問題点を解決し、掛算を含む四則演算を正
確に行なえるプログラマブルコントローラを提供
しようとするものである。 〔本発明の概要〕 本発明においては、第１図に示す構成におい
て、パラレルデータレジスタ５の定められた番地
に、破線で概念的に示すように演算補助レジスタ
５１を設け、シーケンス命令掛算の演算結果は、
常に２語長であるとし、下位１語長のパラレルデ
ータは演算レジスタ３１に、上位１語長のパラレ
ルデータを演算補助レジスタ５１に記憶させるよ
うにした点に特徴がある。 また、シーケンス命令割算においても、同様に
演算結果を２語長とし、小数点以上を演算レジス
タ３１に、小数点以下を演算補助レジスタ５１に
記憶させるようにしている。 このような点に特徴をもたせたことにより、掛
算あるいは割算演算の演算結果が得られれば、演
算レジスタ３１に格納された演算結果（下位１語
長のパラレルデータ）は、そのまま次のパラレル
データ演算のパラレルデータとして使用できる。
また、演算補助レジスタ５１に格納された演算結
果（上位１語長のパラレルデータ）は、演算補助
レジスタ５１がパラレルデータレジスタ５の中の
定められた番地に設けられているので、シーケン
ス命令でこの番地を指定することにより読み出す
ことができ、必要に応じてシーケンスプログラム
で処理することができる。なお、演算レジスタ３
１に記憶する演算結果は、演算補助レジスタ５１
に記憶する演算結果に比較して、使用頻度が高い
方とするのが望ましい。 第３図は、本発明に係る装置において、第２図
に示すシーケンスプログラムを実行する場合のフ
ローチヤートを示したものである。このフローチ
ヤートにおいて、本発明に係る装置においては、
ステツプ１２及びステツプ１３が従来のものと変
わつている。このようなステツプ１２，１３によ
つて、演算結果を正確なものとしている。 〔本発明の効果〕 以上説明したように、本発明によれば、従来装
置に比べて掛算を含む四則演算を正確に行なえ、
しかもそのプログラムを簡単に行なえるプログラ
マブルコントローラが実現できる。つまり、本発
明においては、例えば演算が掛算の場合には演算
結果の下位１語長のパラレルデータが演算レジス
タに記憶されるので、この演算レジスタに記憶さ
れた演算データをそのまま次のパラレルデータ演
算のパラレルデータとして使用することができ
る。また、上位１語長のパラレルデータは演算補
助レジスタに記憶され、この演算補助レジスタは
パラレルデータ内にあるので、他のパラレルデー
タと同様に処理することができる。 また、演算が割算の場合には演算結果の小数点
以上のパラレルデータが演算レジスタに記憶され
るの、この場合も同様に、演算レジスタに記憶さ
れた演算データをそのまま次のパラレルデータ演
算のパラレルデータとして使用することができ
る。また、小数点以下のパラレルデータは演算補
助レジスタ記憶され、この演算補助レジスタはパ
ラレルレジスタ内にあるので、この場合も他のパ
ラレルデータと同様に処理することができる。 このように、従来のように演算結果がオーバー
フローしないような条件下でのみ掛け算を行わせ
るといつた制約ななく、正確な演算処理ができ
る。
第１図はプログラマブルコントローラの一例を
示す構成ブロツク図、第２図は第１図装置の概略
動作を説明するための説明図、第３図は本発明に
係る装置の動作を説明するためのフローチヤート
図である。 １……マイクロプロセツサ、１１……１ピツト
演算レジスタ、２……ROM、３……RAM、３
１……演算レジスタ、４……シーケンスプログラ
ムメモリ、５……パラレルデータレジスタ、５１
……演算補助レジスタ、６……メモリ。
示す構成ブロツク図、第２図は第１図装置の概略
動作を説明するための説明図、第３図は本発明に
係る装置の動作を説明するためのフローチヤート
図である。 １……マイクロプロセツサ、１１……１ピツト
演算レジスタ、２……ROM、３……RAM、３
１……演算レジスタ、４……シーケンスプログラ
ムメモリ、５……パラレルデータレジスタ、５１
……演算補助レジスタ、６……メモリ。
Claims (1)
- 【特許請求の範囲】 １ リードオンメモリとランダムアクセスメモリ
とに結合し少なくとも複数ビツトの演算処理機能
を有するマイクロプロセツサと、シーケンス命令
を記憶するシーケンスプログラムメモリと、入出
力及び内部リレーの状態を一時記憶する内部メモ
リと、複数ビツトを１語長のパラレルデータとし
て複数のパラレルデータを記憶するパラレルデー
タレジスタとを有するプログラマブルコントロー
ラにおいて、 前記ランダムアクセスメモリの特定番地に設け
られ、パラレルデータの演算結果を一時記憶する
演算レジスタと、 前記パラレルレジスタの特定番地に設けられた
演算補助レジスタとを有し、 前記マイクロプロセツサは、前記シーケンスプ
ログラムメモリから読み出されたシーケンス命令
に従つて所定の演算を行ない、その演算が掛算の
場合には演算結果の下位１語長のパラレルデータ
を前記演算レジスタに記憶させると共に、上位１
語長のパラレルデータを前記演算補助レジスタに
記憶させ、 その演算が割算の場合には、演算結果の少数点
以上のパラレルデータを前記演算レジスタに記憶
させると共に、少数点以下のパラレルデータを前
記演算補助レジスタに記憶させることを特徴とす
るプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341582A JPS59105110A (ja) | 1982-12-07 | 1982-12-07 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341582A JPS59105110A (ja) | 1982-12-07 | 1982-12-07 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105110A JPS59105110A (ja) | 1984-06-18 |
| JPH0440723B2 true JPH0440723B2 (ja) | 1992-07-06 |
Family
ID=16638846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21341582A Granted JPS59105110A (ja) | 1982-12-07 | 1982-12-07 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105110A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119918B2 (en) | 1995-03-06 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Communication apparatus |
| US9008075B2 (en) | 2005-12-22 | 2015-04-14 | Genesys Telecommunications Laboratories, Inc. | System and methods for improving interaction routing performance |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507985A (ja) * | 1973-05-30 | 1975-01-27 |
-
1982
- 1982-12-07 JP JP21341582A patent/JPS59105110A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119918B2 (en) | 1995-03-06 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Communication apparatus |
| US9008075B2 (en) | 2005-12-22 | 2015-04-14 | Genesys Telecommunications Laboratories, Inc. | System and methods for improving interaction routing performance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105110A (ja) | 1984-06-18 |
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