JPS6343773B2

JPS6343773B2 -

Info

Publication number: JPS6343773B2
Application number: JP6884880A
Authority: JP
Inventors: Kazutoshi Eguchi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-05-26
Filing date: 1980-05-26
Publication date: 1988-09-01
Also published as: JPS56166551A

Description

【発明の詳細な説明】

本発明はデータのデータ長に対応して、メモリ
アクセスが可能な演算制御装置に関する。一般的に、マイクロプログラム制御方式の電子
計算機においては、メモリに格納されたデータ
は、そのメモリアクセスの種類をマイクロプログ
ラムで指定されて、読み出され又は書き込まれ
る。即ち、メモリアクセスは読み出しと書き込み
とがあり、データは全語・半語・バイト単位でメ
モリに格納されている。したがつて、メモリアク
セスの種類とは、全語書き込み・半語読み出し・
バイト書き込みのように、マイクロプログラムで
指定されるものである。しかし、例えば10進数値などは、そのデータ長
がバイト単位に任意である。このため、このよう
な構成のデータを書き込む場合には、データ長と
格納されているデータの位置に基づいて、メモリ
アクセスの種類を決定しなければならない。ま
た、読み出しの場合には、全語読み出しを行えば
読み出しは可能となる。しかし、データの格納さ
れている位置が、全語境界にあるかどうかによ
り、メモリの応答速度が異なることがある。この
場合には、フアームウエアで特別な処理を行うた
めに、応答速度を考慮してメモリアクセスの種類
を変化させなければならない。従来、以上述べた不度合をなくする処理として
第１図、第２図、第３図のフローチヤートに示す
ものが考えられていた。即ち、第１図では、バイ
ト書き込みを行うことを示している。これは、メ
モリアドレスがセツトされるステツプと、バイト
書き込みがなされるステツプと、次の１バイトを
書き込む為にメモリアドレスに１を加えるステツ
プと、どの境界まで書き込むかを指定する為にデ
ータ長から１を引くステツプと、データ長が０と
なつたかどうか判断するステツプとから成つてい
た。この方法ででは１バイトづつしか処理できな
いので、多くの時間を要した。また、第２図の様に、データ長とデータのメモ
リ内の位置とを基に、書き込みの種類を変化させ
る方法が考えられる。即ち、全語書き込みを行う
領域と、半語書き込みを行う領域と、バイト
書き込みを行う領域とに別けて、書き込み処理
を行わんとするものがこれである。しかし、この
方法では判断の為に数ステツプを設けることにな
る上、データをメモリに書き込む為のデータレジ
スタをデータ長に合わせて制御しなければならな
い。また、データの読み出しの場合には、全データ
を全語読み出しで行えば可能である。しかし、デ
ータの格納されている位置が、全語境界にないと
きは、データの読み出し時間が多くかかる。さらに、データ長を考慮してデータを処理する
と、第３図に示すような方法になる。即ち、デー
タのメモリアドレスの最下位から２つのビツトが
（１、１）、（１、０）、（40、１）、（０、０）によ
つてメモリアクセスの種類を変えるための判断の
ステツプ数が多くなり時間を要する。さらに、上記の書き込み、読み出しのいずれを
とつてみても、必要なデータ長分だけの処理が完
了したかどうか、毎回チエツクするための制御が
必要である。したがつて、いずれの方法をとつたとしても、
時間がかかる上に制御が複雑であつた。本発明は、以上の欠点に鑑みなされたもので、
10進数値などのようにデータ長がバイト単位に任
意なデータの処理を高速に行い、必要なデータ長
分の処理が終了したか否かのチエツクを回路を設
けてハードウエアで行うことによりチエツクの時
間を短縮することのできる算演制御装置を提供す
ることを目的とする。次に、図面を用いて本発明を詳細に説明する。
第４図は本発明の一実施例を示すブロツク図であ
る。符号１はコントロールバスである。このコン
トロールバス１はマイクロ命令などのコントロー
ル信号を転送する通路である。２，３，４はデー
タバスである。データバス２は演算結果のデータ
を、データバス３及び４は演算に使用するデータ
を夫々転送する為の通路である。５は主メモリで
ある。６はメモリ制御部である。メモリ制御部６
は、メモリアクセスのタイミングを制御する機能
を持ちメモリアクセスの為のアドレス及びデータ
を保持するレジスタを持つ。７は制御記憶部であ
り、マクロプログラムを格納しておくものであ
る。８はゲートであり、端子INHIBから禁止信
号が入力されると、制御記憶部７からの出力信号
をコントロールバス１へ出力させないものであ
る。９及び１０はレジスタである。レジスタ９
は、データ長を格納し、レジスタ１０は主メモリ
５内のデータのアドレスの最下位から２つのビツ
トを格納するものである。１１は第１のメモリで
ある。この第１のメモリ１０はROMであつて、
レジスタ１０に格納されている主メモリ内のデー
タのアドレスの最下位から２ビツトと、レジスタ
９に格納されているデータ長とからメモリアクセ
スの種類を決定する機能を有する。１２は第２の
メモリである。第２のメモリ１２はROMであつ
て、ある種のメモリアクセスがなされると、それ
に対応して主メモリ５から次のデータを読み出す
為のアドレスを更新する為の数値データを決定す
る機能を有する。１３はゲートであり、第１のメ
モリの出力を、一定の動作即ち、マイクロプログ
ラムによりメモリアクセスの種類を指定する動作
のときは、禁止する機能を有する。１４，１５は
レジスタである。レジスタ１４は第１のメモリ１
１から出力されたメモリアクセスの種類を指定す
る信号を保持するものである。レジスタ１５は第
２のメモリが出力した信号を保持するものであ
る。１６，１７は加減算器である。加減算器１６
はレジスタ９に格納されているデータ長と、レジ
スタ１５に格納されている数値データの加算又は
減算を行うものである。加減算器１７はレジスタ
１０に格納されている主メモリ５内のデータのア
ドレスの最下位から２ビツトと、レジスタ１５に
格納されている数値データの加減算を行うもので
ある。１８，１９，２０はデータセレクタであ
る。データセレクタ１８はレジスタ９へ初期値を
入力するか加減算器１６が演算した結果を入力す
るか選択するものである。データセレクタ１９は
レジスタ１０に初期値を入力するか、加減算器１
７が演算した結果を入力するかを選択するもので
ある。データセレクタ２０はレジスタ１５に格納
されている数値データをデータバス３へ出力する
か、加減算器１６の演算結果をデータバス３へ出
力するかを選択するものである。２１はゲート
で、データセレクタ２０から出力されたデータを
データバスへ出力する機能を持つ。２２は演算部
である。この演算部２２はデータバス３とデータ
バス４上のデータを演算して、データバス２へ送
出するものである。次に、この実施例の動作を10進加算を例にとつ
て説明する。10進加算の場合のマイクロプログラ
ムの流れを第５図、第６図に示す。また、第１のメモリから出力されるメモリアク
セスの種類と、第２のメモリから出力されるアド
レスを更新する為の数値データは以下に示す表
１、表２の様である。

【表】

【表】図から明らかな通り、マイクロプログラムは(A)
第２オペランドをメモリから読み出し、指定した
レジスタへ格納する第２オペランドフエツチ、(B)
第１オペランドをメモリから読み出し、先に読み
出されている第２オペランドと演算をする、(C)演
算結果をメモリに書き込む部分からなる。この３
つの部分に別けて説明する。 (A) 第２オペランドフエツチ初期設定で、データ長はデータセレクタ１８
を介して、レジスタ９に格納される。またメモ
リアドレスセツトで、主メモリ５内のデータの
アドレスの最下位から２つのビツトは、データ
セレクタ１９を介してレジスタ１０に格納され
る。メモリリードが指定されると、レジスタ９
に格納されているデータ長とレジスタ１０に格
納されているアドレスの最下位から２つのビツ
トとは第１のメモリ１１に入力される。第１の
メモリ１１では、これに基づいてメモリアクセ
スの種類が決定される。メモリアクセスの種類
はレジスタ１４に１次保持され、ゲート１３を
介してコントロールバス１に送出される。この
ときゲート８にはインヒビツト信号が入力され
ており、制御記憶部７からマイクロプログラム
は送出されない。メモリアドレス更新では、レ
ジスタ９に格納されているデータ長とレジスタ
１０に格納されているアドレスの最下位から２
つのビツトが第２のメモリ１２へ入力される。
第２のメモリ１２からは、次のデータを読み出
す為に、前回読み出したアドレスに加えるべき
数値データが送出される。この数値データは、
レジスタ１５に一時保持され、データセレクタ
２０とゲート２１とを介してデータバス３に送
出される。前回のメモリアクセスに用いられた
アドレスは、メモリ制御部６からデータバス４
に送出されている。このアドレスとデータバス
３上にある数値データとは、演算部２０で加え
られ、データバス２を介してメモリ制御部６へ
格納される。このとき、加減算器１６ではデー
タ長とメモリアドレスに必要な数値データとか
ら残りのデータ長が計算される。このデータ長
はデータセレクタ１８を介してレジスタ９に格
納される。加減算器１７では前回のアドレスの
最下位の２つのビツトメモリアドレスに必要な
数値データとから新らたなアドレスの最下位の
２つのビツトが計算される。この２つのビツト
はデータセレクタ１９を介してレジスタ１０へ
格納される。以下同様にして、メモリアクセス
がくり返され必要なデータが読み出される。こ
のとき、第１のメモリから、リターン動作を指
示する信号がレジスタ１４、ゲート１３を介し
てコントロールバス１へ送出される。これによ
り、マイクロプログラムはメイン・ルーチンへ
もどる。 (B) 10進加算このルーチンにおいても、初期設定でデータ
長がレジスタ９へセツトされ、メモリアドレス
セツトでレジスタ１０へアドレスの最下位から
２のビツトがセツトされる。以下は(A)で述べた
と同様の動作が行なわれ、第２オペランドと第
１オペランドの加算が行われる。必要なデータ
長の演算が終了すると、第１のメモリ１１から
リターン動作を指示する信号が出力される。こ
のようにして、マイクロプログラムはメインル
ーチンにもどる。 (C) 結果書き込みこの場合も前述した(A)、(B)の場合と同様に切
期設定、メモリアドレスセツト、メモリライ
ト、メモリアドレス更新のくり返しが行なわれ
る。このようにして書き込み動作が終了する
と、リターン信号が出力されて、マイクロプロ
グラムはメインルーチンにもどる。以上説明したように、本発明によれば、10進数
値などのようにバイト単位で任意なデータ長のデ
ータを処理する場合、マイクロ命令で処理を行わ
ないで、データ長と、主メモリ内のデータのアド
レスの最下位から２つのビツトとによりメモリア
クセスの種類を決定する回路（第１メモリ）によ
り行うので、最適な制御が行われ高速化される。
また、上記の回路はサブルーチンが終了したかど
うかを確め、リターン信号を出すので、毎回のチ
エツクも兼ねており効率が良いものである。尚、バイト単位で任意なデータ以外のときは、
制御記憶部７から送出されるマイクロプログラム
で制御がなされる。

【図面の簡単な説明】

第１図、第２図、第３図は従来のデータ処理の
為のフローチヤート、第４図は本発明の実施例の
ブロツク図、第５図、第６図は本発明のデータ処
理の為のフローチヤートである。５…主メモリ、１１…第１のメモリ、１２…第
２のメモリ、１３…ゲート。

Claims

【特許請求の範囲】１マイクロプログラム制御方式の電子計算機に
おいて、データが全語単位、半語単位、バイト単位で格
納された主メモリと、アクセスするデータのアクセス開始位置からこ
のデータの終了位置までのデータ長と前記主メモ
リ内での前記アクセス開始位置のアドレスの最下
位から２つのビツトとを入力し、このデータをア
クセス開始位置から前記全語単位でメモリアクセ
スするか、前記半語単位でメモリアクセスする
か、前記バイト単位でメモリアクセスするか、メ
インルーチンにもどるかを決定する第１のメモリ
と、前記データ長と前記２つのビツトとを入力し、
前記第１のメモリによつて決定される所定のメモ
リアクセスに対応して。前記主メモリ内での次の
アクセス開始位置のアドレスを求める為の数値デ
ータを決定する第２のメモリと、前記データ長と前記数値データとを入力して、
前記次のアクセス開始位置から前記終了位置まで
のデータ長を計算する計算手段とを具備したこと
を特徴とする演算制御装置。