JPH0441504B2 - - Google Patents
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- Publication number
- JPH0441504B2 JPH0441504B2 JP58052915A JP5291583A JPH0441504B2 JP H0441504 B2 JPH0441504 B2 JP H0441504B2 JP 58052915 A JP58052915 A JP 58052915A JP 5291583 A JP5291583 A JP 5291583A JP H0441504 B2 JPH0441504 B2 JP H0441504B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- line
- conductivity type
- integrated circuit
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はCMOS回路を集積してなる半導体集
積回路に関する。
積回路に関する。
CMOS型集積回路では、高集積化が進むにつ
れて電源ラインの電圧変動が深刻な問題になりつ
つある。これを第１図および第２図を用いて説明
する。
れて電源ラインの電圧変動が深刻な問題になりつ
つある。これを第１図および第２図を用いて説明
する。
第１図はCMOS型集積回路の概略構成を示し
ている。１がCMOS回路を集積した半導体チツ
プであり、２がVDDライン、３がGNDラインを
それぞれ示している。チツプ周辺には例えば出力
バツフア４が配列形成されている。VDDライン
２、GNDライン３はそれぞれボンデイングパツ
ド５，６を介し、ワイヤボンデイングによつてチ
ツプ外部のVDD端子７、GND端子８に接続され
ている。
ている。１がCMOS回路を集積した半導体チツ
プであり、２がVDDライン、３がGNDラインを
それぞれ示している。チツプ周辺には例えば出力
バツフア４が配列形成されている。VDDライン
２、GNDライン３はそれぞれボンデイングパツ
ド５，６を介し、ワイヤボンデイングによつてチ
ツプ外部のVDD端子７、GND端子８に接続され
ている。
このようなCMOS型集積回路において、VDD
端子７−出力バツフア４−GND端子８のループ
を等価回路で示すと、第２図のように、インダク
タンス９1，９2および抵抗１０1，１０2が入る。
これらのインダクタンス９1，９2および抵抗１０
１，１０2は、VDDライン２およびGNDライン３
やボンデングワイヤその他に存在するものであ
り、高集積化によつて素子が微小になればなる
程、その影響が相対的に大きくなる。例えば、出
力バツフア４がスイツチングするとそのときの充
放電電流によつて、Ｌdi／dtなる電圧変動がVDDラ ンイ２およびGNDライン３上に生じる。これは
CMOS回路の不安定動作の原因となり、ひいて
は寄生バイポーラ・トランジスタの導通によるラ
ツチアツプ現象の誘因となる。
端子７−出力バツフア４−GND端子８のループ
を等価回路で示すと、第２図のように、インダク
タンス９1，９2および抵抗１０1，１０2が入る。
これらのインダクタンス９1，９2および抵抗１０
１，１０2は、VDDライン２およびGNDライン３
やボンデングワイヤその他に存在するものであ
り、高集積化によつて素子が微小になればなる
程、その影響が相対的に大きくなる。例えば、出
力バツフア４がスイツチングするとそのときの充
放電電流によつて、Ｌdi／dtなる電圧変動がVDDラ ンイ２およびGNDライン３上に生じる。これは
CMOS回路の不安定動作の原因となり、ひいて
は寄生バイポーラ・トランジスタの導通によるラ
ツチアツプ現象の誘因となる。
このような電源ラインの電圧変動を抑える工夫
は従来よりなされている。第３図はその一例であ
る。第１図と異なる点は、それぞれ４個ずつの
VDD端子７1〜７4とGND端子８1〜８4を用意し
て、電源ラインを並列接続した状態としているこ
とである。これにより等価的に、第２図に示す寄
生インダクタンス９1，９2および寄生抵抗１０1，
１０2を小さくすることができる。
は従来よりなされている。第３図はその一例であ
る。第１図と異なる点は、それぞれ４個ずつの
VDD端子７1〜７4とGND端子８1〜８4を用意し
て、電源ラインを並列接続した状態としているこ
とである。これにより等価的に、第２図に示す寄
生インダクタンス９1，９2および寄生抵抗１０1，
１０2を小さくすることができる。
しかしながらこの方式では、パツケージ上の複
数の端子のうち電源以外の信号端子として利用で
きるものが少なくなるという難点がある。
数の端子のうち電源以外の信号端子として利用で
きるものが少なくなるという難点がある。
本発明は上記の点に鑑みなされたもので、効果
的に電源ラインの電圧変動を抑制するようにした
CMOS型の半導体集積回路を提供することを目
的とする。
的に電源ラインの電圧変動を抑制するようにした
CMOS型の半導体集積回路を提供することを目
的とする。
本発明においては、CMOS回路を集積形成す
る半導体基板上にCMOS回路とは別にバイポー
ラ・トランジスタを用いた電源線安定回路を作り
つける。即ち第１導電型半導体基板に第２導電型
ウエルを形成してCMOS回路を集積する構造に
おいて、CMOS回路とは別に設けた第２導電型
ウエルをベースとし、このベース内に第１導電型
層からなるエミツタを設け、基板をコレクタとし
てバイポーラ・トランジスタを構成する。このト
ランジスタは第１の電源ラインとこれが接続され
るべき電源端子との間に介在させる。またトラン
ジスタのコレクタ・ベース間には抵抗素子を介在
させる。そしてトランジスタのベースとなる第２
導電型ウエルを一方の電極としこの上に絶縁膜を
介して対向電極を設けてキヤパシタを構成し、そ
の対向電極を第２の電極ラインに接続して、電源
線安定化回路を構成する。
る半導体基板上にCMOS回路とは別にバイポー
ラ・トランジスタを用いた電源線安定回路を作り
つける。即ち第１導電型半導体基板に第２導電型
ウエルを形成してCMOS回路を集積する構造に
おいて、CMOS回路とは別に設けた第２導電型
ウエルをベースとし、このベース内に第１導電型
層からなるエミツタを設け、基板をコレクタとし
てバイポーラ・トランジスタを構成する。このト
ランジスタは第１の電源ラインとこれが接続され
るべき電源端子との間に介在させる。またトラン
ジスタのコレクタ・ベース間には抵抗素子を介在
させる。そしてトランジスタのベースとなる第２
導電型ウエルを一方の電極としこの上に絶縁膜を
介して対向電極を設けてキヤパシタを構成し、そ
の対向電極を第２の電極ラインに接続して、電源
線安定化回路を構成する。
ここで、CMOS回路がＰウエル構造の場合に
は、バイポーラ・トランジスタはNPNであつて、
第１の電源ラインが正電源（VDD）ライン、第
２の電源ラインが接地（GND）ラインであり、
Ｎウエル構造ではバイポーラ・トランジスタは
PNPであつて、第１の電源ラインが接地
（GND）ライン、第２の電源ラインが正電源
（VDD）ラインとなる。
は、バイポーラ・トランジスタはNPNであつて、
第１の電源ラインが正電源（VDD）ライン、第
２の電源ラインが接地（GND）ラインであり、
Ｎウエル構造ではバイポーラ・トランジスタは
PNPであつて、第１の電源ラインが接地
（GND）ライン、第２の電源ラインが正電源
（VDD）ラインとなる。
本発明によれば、CMOS回路と一対的に集積
されたバイポーラ・トランジスタを用いた安定化
回路によつて、電源ラインの電圧変動を効果的に
抑制することができる。しかも電源端子数を増や
す必要がないから、電源端子以外の信号端子数が
制約されることもない。また、バイポーラ・トラ
ンジスタ、抵抗素子およびキヤパシタからなる安
定化回路は通常のCMOS集積回路の製造プロセ
スを全く変更することなく作ることができること
も大きな利点である。
されたバイポーラ・トランジスタを用いた安定化
回路によつて、電源ラインの電圧変動を効果的に
抑制することができる。しかも電源端子数を増や
す必要がないから、電源端子以外の信号端子数が
制約されることもない。また、バイポーラ・トラ
ンジスタ、抵抗素子およびキヤパシタからなる安
定化回路は通常のCMOS集積回路の製造プロセ
スを全く変更することなく作ることができること
も大きな利点である。
以下本発明の実施例を説明する。第４図および
第５図は本発明をＰウエル構造のCMOS型集積
回路に適用した実施例の要部を示す等価回路と断
面構造である。Ｎ型Si基板１１を用いてよく知ら
れた工程によりＰウエル１２を形成し、CMOS
回路を集積形成する。図においては一つの出力バ
ツフア１３のみを示してある。１４，１５はそれ
ぞれCMOS回路のVDDライン、GNDラインであ
り、１６は出力バツフア１３の出力端子を示して
いる。一方、Si基板１１には、CMOS回路を構成
するＰウエル１２とは別に、これと同時に形成さ
れたＰウエル１７を設け、このＰウエル１７をベ
ースとし、この内にN+エミツタ層１８を形成し
基板１１をコレクタとしてNPNバイポーラ・ト
ランジスタ１９を構成している。このトランジス
タ１９はVDDライン１４とこれが接続されるべ
きVDD端子２０との間に介在させる。即ちVDD
ライン１４はN+エミツタ層１８−Ｐウエル１７
（ベース）−Ｎ型基板１１（コレクタ）を介してボ
ンデイング・パツド等のVDD端子２０に接続さ
れる。GNDライン１５は直接GND端子２１に接
続される。一方、トランジスタ１９のベースであ
るＰウエル１７を一方の電極とし、この上に絶縁
膜２２を介して例えば多結晶シリコンからなる対
向電極２３を設けて、キヤパシタ２４を構成し、
この対向電極２３をGNDライン１５に接続して
いる。またトランジスタ１９のコレクタ・ベース
間には抵抗素子２５を介在させている。この例で
は抵抗素子２５は基板１１上に絶縁膜２２を介し
て形成された多結晶シリコン膜を利用している。
即ち抵抗素子２５およびキヤパシタの対向電極２
３は、CMOS回路の多結晶シリコンゲート電極
の形成工程において同時に形成することができ
る。このようにして、CMOS回路と一対的にト
ランジスタ１９、抵抗素子２５およびキヤパシタ
２４からなる電源線安定化回路２６が、VDD端
子２０とVDDライン１４の間に設けられる。
第５図は本発明をＰウエル構造のCMOS型集積
回路に適用した実施例の要部を示す等価回路と断
面構造である。Ｎ型Si基板１１を用いてよく知ら
れた工程によりＰウエル１２を形成し、CMOS
回路を集積形成する。図においては一つの出力バ
ツフア１３のみを示してある。１４，１５はそれ
ぞれCMOS回路のVDDライン、GNDラインであ
り、１６は出力バツフア１３の出力端子を示して
いる。一方、Si基板１１には、CMOS回路を構成
するＰウエル１２とは別に、これと同時に形成さ
れたＰウエル１７を設け、このＰウエル１７をベ
ースとし、この内にN+エミツタ層１８を形成し
基板１１をコレクタとしてNPNバイポーラ・ト
ランジスタ１９を構成している。このトランジス
タ１９はVDDライン１４とこれが接続されるべ
きVDD端子２０との間に介在させる。即ちVDD
ライン１４はN+エミツタ層１８−Ｐウエル１７
（ベース）−Ｎ型基板１１（コレクタ）を介してボ
ンデイング・パツド等のVDD端子２０に接続さ
れる。GNDライン１５は直接GND端子２１に接
続される。一方、トランジスタ１９のベースであ
るＰウエル１７を一方の電極とし、この上に絶縁
膜２２を介して例えば多結晶シリコンからなる対
向電極２３を設けて、キヤパシタ２４を構成し、
この対向電極２３をGNDライン１５に接続して
いる。またトランジスタ１９のコレクタ・ベース
間には抵抗素子２５を介在させている。この例で
は抵抗素子２５は基板１１上に絶縁膜２２を介し
て形成された多結晶シリコン膜を利用している。
即ち抵抗素子２５およびキヤパシタの対向電極２
３は、CMOS回路の多結晶シリコンゲート電極
の形成工程において同時に形成することができ
る。このようにして、CMOS回路と一対的にト
ランジスタ１９、抵抗素子２５およびキヤパシタ
２４からなる電源線安定化回路２６が、VDD端
子２０とVDDライン１４の間に設けられる。
この実施例によれば、電源電圧変動の影響が効
果的に抑制される。即ち、抵抗素子２５とキヤパ
シタ２４はフイルタを構成していて外部電源の高
周波雑音を除去し、トランジスタ１９のベースに
平滑化された安定な直流電位を与える。この結
果、トランジスタ１９のエミツタ即ちVDDライ
ン１４には外部電源電圧の変動が除去された直流
電圧が供給される。またVDDライン１４が出力
バツフア１３等のスイツチングにより変動しよう
とすると、これも補償される。即ちVDDライン
１４の電圧が低下するとトランジスタ１９の導通
度が大きくなり、逆にVDDライン１４の電圧が
上昇するとトランジスタ１９の導通度が小さくな
る方向に変化する結果、VDDライン１４の電圧
変動が抑制されることになる。電源線安定化回路
２６をチツプ外に設けることも可能だが、寄生イ
ンダクタンス９1，９2、寄生抵抗１０1，１０2が
チツプ上の電源ライン１４，１５と電源線安定化
回路の間に挿入されてしまう。そのため外部電源
電圧の変動は除去しうるが、一方チツプ内部で発
生する電源ノイズが電源線安定化回路にただちに
伝わらず、従つて電源安定化効果がない。即ち、
電源線安定化回路をチツプ上に作りこむことが重
要である。
果的に抑制される。即ち、抵抗素子２５とキヤパ
シタ２４はフイルタを構成していて外部電源の高
周波雑音を除去し、トランジスタ１９のベースに
平滑化された安定な直流電位を与える。この結
果、トランジスタ１９のエミツタ即ちVDDライ
ン１４には外部電源電圧の変動が除去された直流
電圧が供給される。またVDDライン１４が出力
バツフア１３等のスイツチングにより変動しよう
とすると、これも補償される。即ちVDDライン
１４の電圧が低下するとトランジスタ１９の導通
度が大きくなり、逆にVDDライン１４の電圧が
上昇するとトランジスタ１９の導通度が小さくな
る方向に変化する結果、VDDライン１４の電圧
変動が抑制されることになる。電源線安定化回路
２６をチツプ外に設けることも可能だが、寄生イ
ンダクタンス９1，９2、寄生抵抗１０1，１０2が
チツプ上の電源ライン１４，１５と電源線安定化
回路の間に挿入されてしまう。そのため外部電源
電圧の変動は除去しうるが、一方チツプ内部で発
生する電源ノイズが電源線安定化回路にただちに
伝わらず、従つて電源安定化効果がない。即ち、
電源線安定化回路をチツプ上に作りこむことが重
要である。
またこの実施例では、安定化回路２６を
CMOS回路と一体的に組込むに当つて通常の
CMOS回路製造プロセスを全く変更する必要が
なく、しかも第３図で説明した例のように端子数
を増やす必要もない。
CMOS回路と一体的に組込むに当つて通常の
CMOS回路製造プロセスを全く変更する必要が
なく、しかも第３図で説明した例のように端子数
を増やす必要もない。
上記実施例では、多結晶シリコン膜を抵抗素子
２５として用いたが、第６図に示すようにこの抵
抗素子２５の部分をMOSトランジスタ２７に置
換することができる。この場合MOSトランジス
タ２７はＰチヤンネルであるから、そのゲートは
Vssライン２３に接続することにより抵抗素子と
して機能する。
２５として用いたが、第６図に示すようにこの抵
抗素子２５の部分をMOSトランジスタ２７に置
換することができる。この場合MOSトランジス
タ２７はＰチヤンネルであるから、そのゲートは
Vssライン２３に接続することにより抵抗素子と
して機能する。
この実施例によつても先の実施例と同様の効果
が得られる。特に高抵抗を必要とする場合には、
第５図のように多結晶シリコン膜を用いるよりも
小さい占有面積で実現することができるので有利
になる。
が得られる。特に高抵抗を必要とする場合には、
第５図のように多結晶シリコン膜を用いるよりも
小さい占有面積で実現することができるので有利
になる。
また実施例においてバイポーラトランジスタを
用いているのは、MOSFETに比べて第１に内部
抵抗が低く大電流を流した時にも電圧降下が少な
いこと、第２にベース・エミツタ間の電圧降下
（VBE）がより定電圧的であること（即ちバイポ
ーラーの場合VBEがIBの指数関数であるのに比
べ、MOSFETではゲート・ソース電圧（VGS）
がゲート電圧の２乗に比例するとこ）、に起因し
ている。このような理由で電源安定化回路にはバ
イポーラトランジスタの使用が適している。
用いているのは、MOSFETに比べて第１に内部
抵抗が低く大電流を流した時にも電圧降下が少な
いこと、第２にベース・エミツタ間の電圧降下
（VBE）がより定電圧的であること（即ちバイポ
ーラーの場合VBEがIBの指数関数であるのに比
べ、MOSFETではゲート・ソース電圧（VGS）
がゲート電圧の２乗に比例するとこ）、に起因し
ている。このような理由で電源安定化回路にはバ
イポーラトランジスタの使用が適している。
以上の実施例はＰウエル方式のCMOS集積回
路に適用した例であるが、本発明はＮウエル方式
のCMOS集積回路にも適用することができる。
その実施例を、先の実施例の第４図、第５図およ
び第６図にそれぞれ対応させて第７図、第８図お
よび第９図に示す。先の実施例と相対応する部分
にはサフイツクスａを付した同じ番号をつけて詳
細な説明は省略する。この実施例の場合、バイポ
ーラ・トランジスタ１９ａはPNPとなるから、
先の実施例とは対称的にこれをGNDライン１５
ａとGND端子２１ａとの間に介在させることに
なる。
路に適用した例であるが、本発明はＮウエル方式
のCMOS集積回路にも適用することができる。
その実施例を、先の実施例の第４図、第５図およ
び第６図にそれぞれ対応させて第７図、第８図お
よび第９図に示す。先の実施例と相対応する部分
にはサフイツクスａを付した同じ番号をつけて詳
細な説明は省略する。この実施例の場合、バイポ
ーラ・トランジスタ１９ａはPNPとなるから、
先の実施例とは対称的にこれをGNDライン１５
ａとGND端子２１ａとの間に介在させることに
なる。
この実施例によつても先の実施例と同様の効果
が得られることは明らかである。
が得られることは明らかである。
第１図は従来のCMOS集積回路の概略構成を
示す図、第２図はその電源電圧変動の影響を説明
するための等価回路図、第３図は電源電圧変動を
抑制した従来のCMOS集積回路の概略構成を示
す図、第４図は本発明の一実施例のCMOS集積
回路の要部構成を示す等価回路図、第５図は同じ
く断面図、第６図は他の実施例のCMOS集積回
路の要部構成を示す断面図、第７図〜第９図は更
に他の実施例の第４図〜第６図にそれぞれ対応す
る図である。 １１，１１ａ……Si基板、１２，１２ａ……ウ
エル（CMOS回路用）、１３，１３ａ……出力バ
ツフア、１４，１４ａ……VDDライン、１５，
１５ａ……GNDライン、１６，１６ａ……出力
端子、１７，１７ａ……ウエル（ベース）、１８，
１８ａ……エミツタ、１９，１９ａ……バイポー
ラ・トランジスタ、２０，２０ａ……VDD端子、
２１，２１ａ……GND端子、２２，２２ａ……
絶縁膜、２３，２３ａ……対向電極、２４，２４
ａ……キヤパシタ、２５，２５ａ……抵抗素子
（多結晶シリコン）、２６，２６ａ……電源線安定
化回路、２７，２７ａ……MOSトランジスタ
（抵抗素子）。
示す図、第２図はその電源電圧変動の影響を説明
するための等価回路図、第３図は電源電圧変動を
抑制した従来のCMOS集積回路の概略構成を示
す図、第４図は本発明の一実施例のCMOS集積
回路の要部構成を示す等価回路図、第５図は同じ
く断面図、第６図は他の実施例のCMOS集積回
路の要部構成を示す断面図、第７図〜第９図は更
に他の実施例の第４図〜第６図にそれぞれ対応す
る図である。 １１，１１ａ……Si基板、１２，１２ａ……ウ
エル（CMOS回路用）、１３，１３ａ……出力バ
ツフア、１４，１４ａ……VDDライン、１５，
１５ａ……GNDライン、１６，１６ａ……出力
端子、１７，１７ａ……ウエル（ベース）、１８，
１８ａ……エミツタ、１９，１９ａ……バイポー
ラ・トランジスタ、２０，２０ａ……VDD端子、
２１，２１ａ……GND端子、２２，２２ａ……
絶縁膜、２３，２３ａ……対向電極、２４，２４
ａ……キヤパシタ、２５，２５ａ……抵抗素子
（多結晶シリコン）、２６，２６ａ……電源線安定
化回路、２７，２７ａ……MOSトランジスタ
（抵抗素子）。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板に第２導電型ウエルを
形成してCMOS回路を集積してなる半導体集積
回路において、前記CMOS回路とは別に前記半
導体基板に形成された第２導電型ウエルをベー
ス、このベース内に形成された第１導電型層をエ
ミツタとし前記半導体基板をコレクタとして、第
１の電源ラインとこれが接続されるべき電源端子
との間に介在させたバイポーラ・トランジスタ
と、このトランジスタのベースとコレクタとの間
に介在させた抵抗素子と、前記トランジスタのベ
ースとなる第２導電型ウエルを一方の電極としこ
の上に絶縁膜を介して対向電極を設けてこの対向
電極を第２の電源ラインに接続したキヤパシタと
を含む電源線安定化回路を備えたことを特徴とす
る半導体集積回路。 ２ 前記第１導電型半導体基板がＮ型基板であ
り、前記第１の電源ラインが正電源ライン、前記
第２の電源ラインが接地ラインである特許請求の
範囲第１項記載の半導体集積回路。 ３ 前記第１導電型半導体基板がＰ型基板であ
り、前記第１の電源ラインが接地ライン、前記第
２の電源ラインが正電源ラインである特許請求の
範囲第１項記載の半導体集積回路。 ４ 前記抵抗素子として、前記半導体基板上に絶
縁膜を介して形成された多結晶シリコン膜を用い
た特許請求の範囲第１項記載の半導体集積回路。 ５ 前記抵抗素子として、前記半導体基板上に形
成されたMOSトランジスタを用いた特許請求の
範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052915A JPS59178763A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052915A JPS59178763A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178763A JPS59178763A (ja) | 1984-10-11 |
| JPH0441504B2 true JPH0441504B2 (ja) | 1992-07-08 |
Family
ID=12928121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052915A Granted JPS59178763A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178763A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2869791B2 (ja) * | 1988-08-31 | 1999-03-10 | 株式会社日立製作所 | 半導体集積回路装置およびそれを応用した電子装置 |
| JP2778062B2 (ja) * | 1988-11-25 | 1998-07-23 | 日本電気株式会社 | バッファ回路 |
-
1983
- 1983-03-29 JP JP58052915A patent/JPS59178763A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178763A (ja) | 1984-10-11 |
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