JPH03101161A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＣＭＯＳ型半導体回路のゲートを絶縁破壊か
ら保護するようにした半導体集積回路に関する。

Ｂ、従来の技術 ＣＭＯＳ型半導体回路のゲートは静電気などのサージに
よって絶縁破壊を起こしやすく、入力保護回路によって
保護する必要がある。第４図に、入力保護回路を有する
従来の半導体集積回路の構成を示す（オーム社発行ｒｃ
ＭｏＳ　　ＩＣ活用マニュアル」の７ページから引用）
。第４図に示した半導体集積回路は、ＣＭＯＳインバー
タを構成するＰチャネル型ＭＯ８ＦＥＴ　（ｐＭＯ８Ｆ
ＥＴ）４１およびｎチャネル型ＭＯ８ＦＥＴ　（ｎＭＯ
３ＦＥＴ）４２と、このＣＭＯＳインバータの入力側に
接続された入力保護回路４３とを備えている。

入力保護回路４３は、ｐＭＯ８ＦＥ′ｒ４１あるいはｎ
ＭＯ８ＦＥＴ４２のゲート酸化膜の絶縁破壊を防止する
ためのものであり、ダイオード４４゜４５および抵抗４
６から成っている。

例えば、静電気等によって入力信号の電圧Ｖｉｎが電源
電圧ｖＤＤより高くなるか、あるいは電源電圧Ｖｓｓの
電位より低くなると、ダイオード４４あるいはダイオー
ド４５を介して電流が流れ、後段に接続されたＣＭＯＳ
インバータが保護される。

第５図は、第４図に示した入力保護回路４３の基板上の
断面構造を示す。

ｎ型半導体基板５ｏ上にＰ３拡散領域５１を形成して抵
抗４６を構成するとともに、ｐ１拡散領域５１はｎ型半
導体基板５０とｐｎ接合され分布ダイオード４４を構成
する。Ｐ＋拡散領域５１の一端にはアルミ配線５２を介
して入力信号Ｖｉｎが導かれ、他端はアルミ配線５３に
接続されている。このアルミ配線５３はＣＭＯＳインバ
ータのゲートに導かれるが、その経路上でｎ型半導体基
板５０内に設け□られたｐウェル領域５４のさらに内部
に形成されたｎ＋拡散領域５５に電気的に接続されてい
る。Ｐウェル領域５４は電源電圧ＶＳＳを有する電源端
子（図示せず）に接続されており、ｎ″″拡散領域５５
との間でダイオード４５が構成されている。なお、５９
はシリコン酸化膜である。

また、入力保護回路を有する半導体集積回路の他の構成
例として特開昭６３−１２１５８号公報［半導体集積回
路」がある。この半導体集積回路では、バイポーラトラ
ンジスタを用いたインバータ回路からなる入力保護回路
を用いており、集積パターンの微細化につれて回路動作
の高速化を実現できる長所を有する。

Ｃ３発明が解決しようとする課題 ところで、第４図に示した従来の半導体集積回路におい
ては、入力信号の電圧Ｖｉｎが入力保護回路４３内の抵
抗４６を介してＣＭＯＳインバータのゲートに印加され
る構成であり、しかも信号の伝達遅延時間を短くするた
めにはこの抵抗４６の抵抗値を充分大きくできず、入力
保護が不充分であるという問題点があった。例えば、装
置筐体が帯電して静電気によるサージが入力信号として
印加されると、極めて短時間に大きな電流が流れ、ダイ
オード４４およびダイオード４５で過電圧を充分回避す
ることができずにＣＭＯＳインバータのゲート酸化膜を
破壊する。

また、特開昭６３−１２１５８号公報の半導体集積回路
によればこのような問題は解決されるが、入力保護回路
を構成するバイポーラ１〜ランジスタを用いたインバー
タ回路がノイズレこ対して誤動作しやすく、ノイズマー
ジンが小さいという問題があった。例えば、シリコンデ
バイスのｐｎ接合順方向電圧降下ＶＦは常温で約０．６
　（Ｖ〕であり、高温になると約０．３　（Ｖ）と小さ
くなる。したがって、高温で０．３　（Ｖ）以上の電位
を有するノイズがバイポーラトランジスタのベースに印
加されると誤動作が生しる。

本発明は、入力信号をバイポーラトランジスタを用いた
インバータ回路を介して入力段ＣＭＯＳ型半導体回路に
供給する際のノイズマージンを大きくするものである。

９１課題を解決するための手段 一実施例を示す第１図に対応づけて本発明を説明すると
、本発明は、入力信号がゲートに印加される入力段ＣＭ
ＯＳ型半導体回路１０と、入力信号の入力端子と上記ゲ
ートとの間に挿入された入力保護回路１３とを有する半
導体集積回路に適用される。そして、入力信号をエミッ
タホロワ回路１６を介して入力段ＣＭＯＳ型半導体回路
１０のゲートに入力することにより上記課題を解決する
ものである。

Ｅ０作用 入力信号はバイポーラ１−ランジスタ１４を用いたエミ
ッタホロワ回路１６を介して入力段ＣＭＯＳ型半導体回
路１０のゲー１−に入力される。基本的にバイポーラト
ランジスタ１４は静電破壊に対して非常に強い構造を有
しており、バイポーラ１ヘランジスタ１４を用いたエミ
ッタホロワ回路１６によって充分な入力保護が図られる
。

また、入力信号はエミッタホロワ回路１６によって信号
直流レベルが僅かに変換されてＣＭＯ３半導体回路１０
に入力されるため、ノイズマージンが大きいというＣＭ
ＯＳ型半導体回路１０の特徴を生かすことができる。

なお、本発明の詳細な説明する上記り項およびＥ項では
、本発明を分かり易くするために実施例の図を用いたが
、これにより本発明が実施例に限定されるものではない
。

Ｆ、実施例 第１図および第２図により本発明の一実施例を説明する
。

第１図はその半導体集積回路の構成を示す。この半導体
集積回路は、ＣＭＯＳインバータ１０を構成するｐチャ
ネル型ＭＯ８ＦＥＴ　（ＰＭＯ３ＦＥＴ）１１およびｎ
チャネル型ＭＯ８ＦＥＴ　（ＣＭＯＳインバータ）１２
と、このＣＭＯＳインバータ１０のゲートに接続された
入力保護回路１３とを備えている。

入力保護回路１３は、ＣＭＯＳインバータ１゜のゲート
酸化膜の絶縁破壊を防止するためのものであり、ｎｐｎ
型のバイポーラトランジスタ１４および抵抗１５で構成
されたエミッタホロワ回路１６と、抵抗１７とから成っ
ている。

バイポーラトランジスタ１４のベースには入力信号が入
力されるようになっている。また、バイポーラトランジ
スタ１４のコレクタは電源電圧ＶＤＤを有する電源端子
（図示せず）に接続されており、エミッタは抵抗１５を
介して電源電圧Ｖｓｓの電源端子（図示せず）および抵
抗１７を介してＣＭＯＳインバータ１０のゲートに接続
されている。

次に、第２図に基づいて第１図に示したエミッタホロワ
回路１６の基板上の断面構造を説明する。

ｎ＋半導体基板２０上にｎ型エピタキシャル領域２６を
成長させ、このｎ型エピタキシャル領域２６内にＰウェ
ル領域２１を設け、さらにこのｐウェル領域２１の内部
にｐ１拡散領域２２およびｎ＋拡散領域２３を形成する
。ｎ＋半導体基板２０とＰウェル領域２１は接合を形成
しており、ｎ１半導体基板２０（コレクタ）とｐウェル
領域２１（ベース）とｎ＋拡散領域２３（エミッタ）と
でＨｐｎ型のバイポーラトランジスタ１４を構成してい
る。

Ｐウェル領域２１内のＰ″″拡散領域２２にはアルミ配
線２４によって入力信号が導かれ、ｎ＋半導体基板２０
には電源電圧ｖＤＤが印加される。ｎ拡散領域２３はア
ルミ配線２５に接続され、このアルミ配線２５はｎ型エ
ピタキシャル領域２６に形成されたｐ＋拡散領域２７に
接続される。このｐ″″拡散領域２７によって抵抗１５
が構成されており、ｐ＋拡散領域２７にはアルミ配線２
８を介して電源電圧Ｖ８Ｓが印加される。従って、バイ
７ ポーラトランジスタ１４のエミッタ（ｎ＋拡散領域２３
）はｐ″″拡散領域２７で構成される抵抗１５を介して
電源電圧Ｖ８８の電源端子に接続されている。

アルミ配線２５は抵抗１７を介してＣＭＯＳインバータ
１０に接続されている（第２図では図示せず）。なお、
２９はシリコン酸化膜である。

次に、上述した一実施例の半導体集積回路の動作を説明
する。

入力信号が正常な電圧Ｖｉｎを有する場合の通常動作に
おいては、電圧Ｖｉｎで決まるバイポーラトランジスタ
１４のベース・コレクタ間の電流が制御される。このコ
レクタ・エミッタ間電流の大小はそのまま抵抗１５の電
圧降下すなわちエミッタ電位の大小として取り出される
ため、ＣＭＯＳインバータ１０のゲートに入力される信
号は入力電圧Ｖｉｎの直流レベルを変換したものとなる
。

従って、入力電圧Ｖｉｎに対してｐｎ接合順方向電圧降
下ＶＦだけ直流レベルを変えた信号をＣＭＯＳインバー
タ１０のゲートに入力することができる。ＣＭＯＳイン
バータ１０は入力に対して８ （ＶＤＤ”ＶＢ２）　／　２の閾値を有しているため、
特開昭６３−１２１５８号公報のようにバイポーラ型イ
ンバータを用いるのに比べてノイズマージンが大きい。

また、ＶＦ分（常温で０．６　（Ｖ）程度）の直流レベ
ル変動はＣＭＯＳインバータ１０の動作にはほとんど影
響を与えない。

次いで、入力信号として静電気のようなサージが印加さ
れる場合を考える。

サージが正極性の場合には、入力電圧Ｖｉｎ（＞Ｏ）が
アルミ配線２４を介してＰ１拡散領域２２に入力される
のでＰウェル領域２１の電位が上昇するが、Ｐウェル領
域２１はＶＤＤ電位のｎ＋半導体基板２０と広い面積で
接しているため、電源電圧■ＤＤとｐｎ接合順方向電圧
降下Ｖｐとを合計した電位（Ｖｏｏ”Ｖｐ）よりは高く
ならない。従って、ｐ″″拡散領域２２とｎ′″拡散領
域２３とが充分前れて形成されていれば、バイポーラ１
〜ランジスタ１４のエミッタはほぼ電源電圧■ＤＤ以下
であり、ＣＭＯＳインバータ１０を構成するｐ　Ｍ　Ｏ
Ｓ　Ｆ　ＥＴｌｌおよびｎＭＯ５ＦＥＴ１２の各不酸化
膜は保護される。

一方、サージが負極性の場合、ｐウェル領域２１の電位
が降下するため、ｐウェル領域２１とｎ＋半導体基板２
０（ベース・コレクタ間）、ｐウェル領域２１とｎ”拡
散領域２３（ベース・エミッタ間）のそれぞれの接合で
なだれ降伏現象が起こり得る。ところが、ｐ＋拡散領域
２２とｎ＋拡散領域２３とを布分離して形成すれば、サ
ージ電流のほとんどをベース・コレクタ間にすなわちｎ
３半導体基板２０とｐウェル領域２１とＰ′″拡散領域
２２とを介して流すことが可能となる。そのため、アル
ミ配線２５を介してｎ＋拡散領域２３に接続されたｐ＋
拡散領域２７にはほとんど電流が流れず、抵抗１５によ
る電圧降下は生じないので、アルミ配線２５に接続され
たＣＭＯＳインバータ１０のゲート酸化膜は保護される
。

第２図に示すエミッタホロワトランジスタは、エピタキ
シャル基板のｎ＋層２０をコレクタ領域とするとともに
ＣＭＯＳインバータ１０のｐウェル拡散工程でベース領
域をｎチャネルＭＯＳトランジスタのソース・ドレイン
拡散工程でエミッタ領域を形成するものであり、標準的
なＣＭＯＳ製造工程で形成可能であるから、殆どコスト
アップ無しに人力保護回路を実現できる。

第３図にエミッタホロワ回路１６の断面構造の他の例を
示す。第２図と同一部分については同一符号で示しであ
る。

第３図において、ｎ＋半導体基板２０内にｐウェル領域
３１を設け、さらにこのＰウェル領域３１の内部にｐ＋
拡散領域３２およびｎ＋拡散領域２３を形成する。ここ
で、Ｐ′″拡散領域３２は充分広い面積とし、その表面
にアルミニウム製の入力ボンディングパット３４を形成
する。０１半導体基板２０（コレクタ）とｐウェル領域
３２（ベース）とｎ′″拡散領域２３（エミッタ）によ
ってバイポーラトランジスタ１４を構成している。

このように人力ボンディングパッド３４をベースとなる
ｐ＋拡散領域３２に直接接合してＰウェル領域３１に直
接接続することで接触抵抗を低減することができる。ま
た、入力ボンデイングパ１ ラド３４をｐ３拡散領域３２すなわちアクティブ領域上
に形成することにより人力保護回路１３の表面サイズが
小型化でき、低コスト化が可能になる効果もある。さら
に、入力ボンディングパッド３４を直接にｐ＋拡散領域
３２に接続させているため放熱性が改善され、サージ耐
量咎増すことができる。

なお、上述した実施例ではＣＭＯＳインバータ１０のゲ
ート酸化膜を保護する場合を考えたが、入力段に備わっ
たＣＭＯＳアンドゲートなどの他のＣＭＯＳ型半導体回
路についても本発明を適用できる。

Ｇ０発明の詳細 な説明したように本発明によれば、バイポ−ラトランジ
スタを用いたエミッタホロワ回路を介して入力段ＣＭＯ
Ｓ半導体回路に入力信号を供給するようにしたので、サ
ージによる過電圧をこのエミッタホロワ回路で吸収して
入力段ＣＭＯＳ型半導体回路のゲートの絶縁破壊を防止
することができるとともに、入力に対して充分なノイズ
マ２ 一ジンを確保することができる。

また、バイポーラトランジスタのコンプリメンタリペア
によるインバータ回路ではなくエミッタホロワ回路を用
いているから、製造工程を複雑にすることなくノイズマ
ージンの大きい入力ゲートが実現できるという効果もあ
る。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す回路
図、第２図はその構造を示す断面図、第３図は第１図に
示す半導体集積回路の別構造を示す断面図、第４図は従
来の半導体集積回路の回路図、第５図は第４図に示す入
力保護回路の従来の構造を示す断面図である。 １０：ＣＭＯＳインバータ

Claims (1)

【特許請求の範囲】
1. 入力信号がゲートに印加される入力段ＣＭＯＳ型半導体
   回路と、前記入力信号の入力端子と前記ゲートとの間に
   挿入された入力保護回路とを有する半導体集積回路にお
   いて、前記入力保護回路はバイポーラトランジスタを用
   いたエミッタホロワ回路で構成し、入力信号を前記バイ
   ポーラトランジスタのベースに接続するとともにエミッ
   タを前記入力段ＣＭＯＳ型半導体回路のゲートに接続す
   ることを特徴とする半導体集積回路。