JPH04417Y2 - - Google Patents
Info
- Publication number
- JPH04417Y2 JPH04417Y2 JP1984132652U JP13265284U JPH04417Y2 JP H04417 Y2 JPH04417 Y2 JP H04417Y2 JP 1984132652 U JP1984132652 U JP 1984132652U JP 13265284 U JP13265284 U JP 13265284U JP H04417 Y2 JPH04417 Y2 JP H04417Y2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- capacitor
- voltage
- reset signal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、CPUの暴走または電源電圧の異常
をコンデンサによつて監視し、その端子電圧から
暴走または異常と判定された場合に所定幅のリセ
ツト信号を送出してCPUを強制的にリセツトさ
せる、CPUのリセツト信号送出回路に関するも
のである。
をコンデンサによつて監視し、その端子電圧から
暴走または異常と判定された場合に所定幅のリセ
ツト信号を送出してCPUを強制的にリセツトさ
せる、CPUのリセツト信号送出回路に関するも
のである。
従来CPUに所定幅のリセツト信号を送出する
この種のリセツト信号送出回路では、コンデンサ
の端子電圧を判定する電圧判定回路の次段にワン
シヨツト回路を挿入することによつて、所定幅の
信号を得ていた。
この種のリセツト信号送出回路では、コンデンサ
の端子電圧を判定する電圧判定回路の次段にワン
シヨツト回路を挿入することによつて、所定幅の
信号を得ていた。
しかしながら、このようなワンシヨツト回路を
用いる方式では、ノイズにより誤動作するおそれ
があるとともに、回路を構成する素子数が多くな
るという欠点があつた。
用いる方式では、ノイズにより誤動作するおそれ
があるとともに、回路を構成する素子数が多くな
るという欠点があつた。
本考案は、このような欠点を解決するためにな
されたものである。
されたものである。
そのために、本考案は、CPUの暴走または電
源電圧の異常を監視するコンデンサの端子電圧を
判定した結果に基づいて所定幅のリセツト信号を
CPUに送出するCPUのリセツト信号送出回路に
おいて、CPUからの周期的パルスによつてオン
するスイツチング素子と、このスイツチング素子
のオンによつてコンデンサを電源により充電しか
つオフによつて放電する充放電回路と、コンデン
サの端子電圧を基準電圧と比較し端子電圧が基準
電圧を下回つた場合にCPUにリセツト信号を送
出する比較器と、この比較器のリセツト信号出力
時に基準電圧を第１の基準電圧からより高い第２
の基準電圧に切り換える基準電圧発生回路と、電
源電圧がコンデンサの端子電圧より低下した時に
オンしてコンデンサの電荷を急速放電する整流素
子とを備えたものである。
源電圧の異常を監視するコンデンサの端子電圧を
判定した結果に基づいて所定幅のリセツト信号を
CPUに送出するCPUのリセツト信号送出回路に
おいて、CPUからの周期的パルスによつてオン
するスイツチング素子と、このスイツチング素子
のオンによつてコンデンサを電源により充電しか
つオフによつて放電する充放電回路と、コンデン
サの端子電圧を基準電圧と比較し端子電圧が基準
電圧を下回つた場合にCPUにリセツト信号を送
出する比較器と、この比較器のリセツト信号出力
時に基準電圧を第１の基準電圧からより高い第２
の基準電圧に切り換える基準電圧発生回路と、電
源電圧がコンデンサの端子電圧より低下した時に
オンしてコンデンサの電荷を急速放電する整流素
子とを備えたものである。
すなわち、リセツト信号出力時に基準電圧を引
き上げることにより、充電を開始したコンデンサ
の端子電圧がその引き上げられた第２の基準電圧
を上回るまでの間、リセツト信号が送出される。
また、コンデンサはCPUからの周期的パルスに
制御されたスイツチング素子のオンによつて充電
され、かつオフによつて放電される。この結果、
CPUが暴走しCPUから周期的パルスが途絶えた
場合はCPUがリセツトされる。さらに、電源に
異常が発生し電源電圧がコンデンサの端子電圧よ
り低下した場合は、コンデンサの電荷が急速放電
される。この結果、CPUを速やかにリセツトで
きる。
き上げることにより、充電を開始したコンデンサ
の端子電圧がその引き上げられた第２の基準電圧
を上回るまでの間、リセツト信号が送出される。
また、コンデンサはCPUからの周期的パルスに
制御されたスイツチング素子のオンによつて充電
され、かつオフによつて放電される。この結果、
CPUが暴走しCPUから周期的パルスが途絶えた
場合はCPUがリセツトされる。さらに、電源に
異常が発生し電源電圧がコンデンサの端子電圧よ
り低下した場合は、コンデンサの電荷が急速放電
される。この結果、CPUを速やかにリセツトで
きる。
第１図は本考案の一実施例を示す回路図であ
る。同図において、C1，C2はコンデンサD1，D2
はダイオード、R0〜R9は抵抗、Trはトランジス
タであり、１はCPUである。このCPU１からは
それが正常な動作を継続している間は、一定周期
のパルス信号Ｐが送出される。このパルス信号Ｐ
は、インバータ２により反転された後、コンデン
サC1および抵抗R2からなる微分回路により微分
されてトランジスタTrのベース入力となる。ト
ランジスタTrのエミツタ端子には抵抗R4を介し
て電源電圧Ｖが印加され、コレクタ端子はコンデ
ンサC2を介して接地されている。このため、ト
ランジスタTrは上記微分回路の定数によつて決
まる間だけオンし、抵抗R4によつて決まる大き
さの電流が流れてコンデンサC2を充電する。上
記パルス信号Ｐが来ない間は、トランジスタTr
はオフとなり、コンデンサC2に蓄積された電荷
は、この間に比較的高い抵抗値を有する抵抗R5
を介して放電され、その端子電圧は徐々に低下す
る。
る。同図において、C1，C2はコンデンサD1，D2
はダイオード、R0〜R9は抵抗、Trはトランジス
タであり、１はCPUである。このCPU１からは
それが正常な動作を継続している間は、一定周期
のパルス信号Ｐが送出される。このパルス信号Ｐ
は、インバータ２により反転された後、コンデン
サC1および抵抗R2からなる微分回路により微分
されてトランジスタTrのベース入力となる。ト
ランジスタTrのエミツタ端子には抵抗R4を介し
て電源電圧Ｖが印加され、コレクタ端子はコンデ
ンサC2を介して接地されている。このため、ト
ランジスタTrは上記微分回路の定数によつて決
まる間だけオンし、抵抗R4によつて決まる大き
さの電流が流れてコンデンサC2を充電する。上
記パルス信号Ｐが来ない間は、トランジスタTr
はオフとなり、コンデンサC2に蓄積された電荷
は、この間に比較的高い抵抗値を有する抵抗R5
を介して放電され、その端子電圧は徐々に低下す
る。
コンデンサC2の端子電圧は比較器３の入力と
なる。比較器３はこの端子電圧V+を、電源電圧
Ｖを抵抗R6と抵抗R7および抵抗８の並列接続回
路とで分割して得た基準電圧V-の第１の設定値
V1と比較する。CPU１が正常に動作し、一定周
期でパルス信号Ｐを送出している間は、コンデン
サC2の充電が繰り返し行なわれ、その端子電圧
は常に上記基準電圧を十分に上回る値にあるが、
CPU１が暴走して上記パルス信号Ｐの送出が行
なわれなくなると、第２図ａに示すように端子電
圧V+は徐々に低下し、遂には基準電圧V-の設定
値V1を切る。この時t1、比較器３からは、第２図
ｂに示すように“Ｌ”レベルの出力がリセツト信
号RESETとしてCPU１に送出される。
なる。比較器３はこの端子電圧V+を、電源電圧
Ｖを抵抗R6と抵抗R7および抵抗８の並列接続回
路とで分割して得た基準電圧V-の第１の設定値
V1と比較する。CPU１が正常に動作し、一定周
期でパルス信号Ｐを送出している間は、コンデン
サC2の充電が繰り返し行なわれ、その端子電圧
は常に上記基準電圧を十分に上回る値にあるが、
CPU１が暴走して上記パルス信号Ｐの送出が行
なわれなくなると、第２図ａに示すように端子電
圧V+は徐々に低下し、遂には基準電圧V-の設定
値V1を切る。この時t1、比較器３からは、第２図
ｂに示すように“Ｌ”レベルの出力がリセツト信
号RESETとしてCPU１に送出される。
一方、このリセツト信号はアナログスイツチ４
に制御信号として加えられ、アナログスイツチ４
をオフ状態とする。この結果、抵抗R6と電源電
圧Ｖを分割する抵抗R7に対して、並列に接続さ
れていた抵抗R8がはずされるため、比較器３の
基準電圧V-は第１の設定値V1からより高い第２
の設定値V2へ上昇する。そこで、再び充電を開
始したコンデンサC2の端子電圧V+が上記第２の
設定値V2に達するまでは、リセツト信号RESET
が送出され続けるが、V+がV2を上回つた時点t2
で、比較器３の出力は再び“Ｈ”レベルとなり、
リセツトが解除される。同時にアナログスイツチ
４もオフすることから上記基準電圧V-は低レベ
ルの第１の設定値V1に復帰する。つまり、t1から
t2幅のリセツト信号が送出されたことになる。
に制御信号として加えられ、アナログスイツチ４
をオフ状態とする。この結果、抵抗R6と電源電
圧Ｖを分割する抵抗R7に対して、並列に接続さ
れていた抵抗R8がはずされるため、比較器３の
基準電圧V-は第１の設定値V1からより高い第２
の設定値V2へ上昇する。そこで、再び充電を開
始したコンデンサC2の端子電圧V+が上記第２の
設定値V2に達するまでは、リセツト信号RESET
が送出され続けるが、V+がV2を上回つた時点t2
で、比較器３の出力は再び“Ｈ”レベルとなり、
リセツトが解除される。同時にアナログスイツチ
４もオフすることから上記基準電圧V-は低レベ
ルの第１の設定値V1に復帰する。つまり、t1から
t2幅のリセツト信号が送出されたことになる。
ところで、本実施例では、コンデンサC1と抵
抗R2との接続点と、比較器３の出力端子との間
に、前者をアノード側としてダイオードD1を接
続したことにより、電源投入時に、第３図ｂに示
すように比較器３の“Ｌ”レベル出力、つまりリ
セツト信号出力が送出されている間は、トランジ
スタTrは強制的にオン状態とされ、コンデンサ
C2に充電が行なわれる。そして第３図ａに示し
たようにコンデンサC2の端子電圧V+が基準電圧
V-の設定値V2を上回つた時点で比較器３の出力
は“Ｈ”レベルとなりリセツトが解除される。こ
の時、基準電圧は第１の設定値V1に切換わる。
通常、前述したような周期的パルスを検知して異
常時にリセツトを行なうウオツチドツグ回路と、
電源投入時のパワーオンリセツト回路とは別個に
設けられ、両回路の論理和出力をとつてリセツト
信号RESETとされるが、本実施例では上述した
ようにダイオードD1を設け、比較器３からのリ
セツト信号出力によつてトランジスタTrを強制
的にオンするようにしたことにより、ウオツチド
ツグ回路をパワーオンリセツト回路としても兼用
している。
抗R2との接続点と、比較器３の出力端子との間
に、前者をアノード側としてダイオードD1を接
続したことにより、電源投入時に、第３図ｂに示
すように比較器３の“Ｌ”レベル出力、つまりリ
セツト信号出力が送出されている間は、トランジ
スタTrは強制的にオン状態とされ、コンデンサ
C2に充電が行なわれる。そして第３図ａに示し
たようにコンデンサC2の端子電圧V+が基準電圧
V-の設定値V2を上回つた時点で比較器３の出力
は“Ｈ”レベルとなりリセツトが解除される。こ
の時、基準電圧は第１の設定値V1に切換わる。
通常、前述したような周期的パルスを検知して異
常時にリセツトを行なうウオツチドツグ回路と、
電源投入時のパワーオンリセツト回路とは別個に
設けられ、両回路の論理和出力をとつてリセツト
信号RESETとされるが、本実施例では上述した
ようにダイオードD1を設け、比較器３からのリ
セツト信号出力によつてトランジスタTrを強制
的にオンするようにしたことにより、ウオツチド
ツグ回路をパワーオンリセツト回路としても兼用
している。
なお、電源に異常があつてその電圧がコンデン
サC2の端子電圧を下回つたときには、当然にコ
ンデンサC2は放電を開始し、前述したCPU１の
暴走の場合と同様に、その端子電圧V+が基準電
圧の第１の設定値V1を下回つた時にリセツト信
号RESETが出力されると同時に基準電圧が第２
の設定値V2に切り換えられ、コンデンサC2の端
子電圧V+がV2を上回つた時に、上記リセツト信
号の出力は停止する。この場合、ダイオードD2
がなければ、コンデンサC2の放電は前述したと
同様に比較的高抵抗の抵抗R5を通じて徐々に行
なわれる。しかし、このような電源電圧の低下の
場合には、上述したようにコンデンサC2の放電
が徐々に行なわれてその端子電圧V+が比較器３
の第１の設定値V1に達するまでの間に、CPU１
が誤動作するおそれがある。そこで、本実施例で
はこれを防ぐためにコンデンサC2と電源との間
にダイオードD2を、前者をアノード側として接
続してある。これにより、電源電圧Ｖがコンデン
サC2の端子電圧V+を下回つた場合には、このダ
イオードD2を介して急速に放電が行なわれ、速
やかにリセツトが行なわれる。なお、本実施例で
はトランジスタTrのオンによりコンデンサC2を
充電するようにしているが、他のスイツチング素
子を用いこの素子のオンによりコンデンサC2を
充電するようにしても良い。
サC2の端子電圧を下回つたときには、当然にコ
ンデンサC2は放電を開始し、前述したCPU１の
暴走の場合と同様に、その端子電圧V+が基準電
圧の第１の設定値V1を下回つた時にリセツト信
号RESETが出力されると同時に基準電圧が第２
の設定値V2に切り換えられ、コンデンサC2の端
子電圧V+がV2を上回つた時に、上記リセツト信
号の出力は停止する。この場合、ダイオードD2
がなければ、コンデンサC2の放電は前述したと
同様に比較的高抵抗の抵抗R5を通じて徐々に行
なわれる。しかし、このような電源電圧の低下の
場合には、上述したようにコンデンサC2の放電
が徐々に行なわれてその端子電圧V+が比較器３
の第１の設定値V1に達するまでの間に、CPU１
が誤動作するおそれがある。そこで、本実施例で
はこれを防ぐためにコンデンサC2と電源との間
にダイオードD2を、前者をアノード側として接
続してある。これにより、電源電圧Ｖがコンデン
サC2の端子電圧V+を下回つた場合には、このダ
イオードD2を介して急速に放電が行なわれ、速
やかにリセツトが行なわれる。なお、本実施例で
はトランジスタTrのオンによりコンデンサC2を
充電するようにしているが、他のスイツチング素
子を用いこの素子のオンによりコンデンサC2を
充電するようにしても良い。
以上説明したように、本考案によれば、コンデ
ンサの端子電圧を基準電圧と比較して、前者が後
者を下回つたときにCPUにリセツト信号を送出
する電圧判定回路の比較器に対し、上記リセツト
信号出力時にその基準電圧をより高い値に切り換
える基準電圧発生回路を設けたことにより、ワン
シヨツト回路を用いず、簡単な回路構成でノイズ
に強い安定したリセツト信号出力を得ることがで
きる。
ンサの端子電圧を基準電圧と比較して、前者が後
者を下回つたときにCPUにリセツト信号を送出
する電圧判定回路の比較器に対し、上記リセツト
信号出力時にその基準電圧をより高い値に切り換
える基準電圧発生回路を設けたことにより、ワン
シヨツト回路を用いず、簡単な回路構成でノイズ
に強い安定したリセツト信号出力を得ることがで
きる。
また、コンデンサはCPUからの周期的パルス
に制御されたスイツチング素子のオンによつて充
電され、かつオフによつて放電されるため、
CPUが暴走しCPUから周期的パルスが途絶えた
場合はCPUがリセツトされる。さらに、電源に
異常が発生し電源電圧がコンデンサの端子電圧よ
り低下した場合は、コンデンサの電荷が急速放電
されるため、CPUを速やかにリセツトできる。
に制御されたスイツチング素子のオンによつて充
電され、かつオフによつて放電されるため、
CPUが暴走しCPUから周期的パルスが途絶えた
場合はCPUがリセツトされる。さらに、電源に
異常が発生し電源電圧がコンデンサの端子電圧よ
り低下した場合は、コンデンサの電荷が急速放電
されるため、CPUを速やかにリセツトできる。
第１図は本考案の一実施例を示す回路図、第２
図および第３図は動作を示すタイミングチヤート
である。 １……CPU、３……比較器、４……基準電圧
切り換え用アナログスイツチ、C2……コンデン
サ、R6〜R8……基準電圧設定用抵抗。
図および第３図は動作を示すタイミングチヤート
である。 １……CPU、３……比較器、４……基準電圧
切り換え用アナログスイツチ、C2……コンデン
サ、R6〜R8……基準電圧設定用抵抗。
Claims (1)
- CPUの暴走または電源電圧の異常を監視する
コンデンサの端子電圧を判定した結果に基づいて
所定幅のリセツト信号をCPUに送出するCPUの
リセツト信号送出回路において、CPUからの周
期的パルスによつてオンするスイツチング素子
と、このスイツチング素子のオンによつて前記コ
ンデンサを前記電源により充電しかつオフによつ
て放電する充放電回路と、前記コンデンサの端子
電圧を基準電圧と比較し端子電圧が基準電圧を下
回つた場合にCPUにリセツト信号を送出する比
較器と、この比較器のリセツト信号出力時に前記
基準電圧を第１の基準電圧からより高い第２の基
準電圧に切り換える基準電圧発生回路と、電源電
圧が前記コンデンサの端子電圧より低下した時に
オンして前記コンデンサの電荷を急速放電する整
流素子とを備えることにより電源電圧の異常時に
CPUをリセツトするようにしたことを特徴とす
るCPUのリセツト信号送出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984132652U JPH04417Y2 (ja) | 1984-09-03 | 1984-09-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984132652U JPH04417Y2 (ja) | 1984-09-03 | 1984-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151533U JPS6151533U (ja) | 1986-04-07 |
| JPH04417Y2 true JPH04417Y2 (ja) | 1992-01-08 |
Family
ID=30691214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984132652U Expired JPH04417Y2 (ja) | 1984-09-03 | 1984-09-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04417Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837724A (ja) * | 1981-08-28 | 1983-03-05 | Toshiba Corp | マイクロプロセツサ用リセツト回路 |
-
1984
- 1984-09-03 JP JP1984132652U patent/JPH04417Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151533U (ja) | 1986-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5426776A (en) | Microprocessor watchdog circuit | |
| CA2013296C (en) | Memory drive device and method | |
| JPH04417Y2 (ja) | ||
| JPS62188420A (ja) | 交流無接点スイツチ | |
| JPH04418Y2 (ja) | ||
| US5804995A (en) | Monitoring circuit for a supply voltage | |
| KR100263924B1 (ko) | 리셋 신호 발생 장치 | |
| JP2528131B2 (ja) | 電子機器に電流を供給する回路装置 | |
| JPS63256015A (ja) | マイクロコンピユ−タのリセツト回路 | |
| JP2503336B2 (ja) | 過充電防止方式 | |
| JPS5838435Y2 (ja) | リセット信号発生回路 | |
| KR920003541Y1 (ko) | 엘리베이터 리셋 회로 | |
| JPH063454Y2 (ja) | メモリ用バックアップ回路 | |
| KR860002473Y1 (ko) | 초기설정용 리세트 신호발생회로 | |
| JPS6023733Y2 (ja) | 電源電圧監視回路 | |
| JP2504003Y2 (ja) | 制御装置のリセット回路 | |
| JPH0389845A (ja) | スロースタート回路 | |
| JPH073943B2 (ja) | 過電流保護回路 | |
| JPS625726Y2 (ja) | ||
| JPH02273031A (ja) | 直流電源装置 | |
| KR950000524B1 (ko) | 리셋트신호 발생회로 | |
| JPH0132137Y2 (ja) | ||
| KR920002337Y1 (ko) | 축전지를 사용한 타이머 리셋트회로 | |
| KR920004986Y1 (ko) | 리세트 겸용 워치도그회로 | |
| JPS642174Y2 (ja) |