JPH04418B2 - - Google Patents
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- JPH04418B2 JPH04418B2 JP58026470A JP2647083A JPH04418B2 JP H04418 B2 JPH04418 B2 JP H04418B2 JP 58026470 A JP58026470 A JP 58026470A JP 2647083 A JP2647083 A JP 2647083A JP H04418 B2 JPH04418 B2 JP H04418B2
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- analog
- circuit
- output terminal
- bit
- analog signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔産業上の利用分野〕
本発明は、それぞれ一定の重みを持つた多数
（Ｎ）ビツトのデジタル信号を2N段階の電圧レベ
ルで示されるアナログ信号に変換するデジタルア
ナログ（Ｄ／Ａ）変換回路に関し、特に、多数の
抵抗を直列接続した抵抗回路網から成る電圧分割
回路を用いてＤ／Ａ変換を行なうＤ／Ａ変換回路
に関する。 〔背景技術とその問題点〕 一般に、電圧分割用の抵抗回路網を用いてＤ／
Ａ変換を行なうＤ／Ａ変換回路は、Ｎビツトのデ
ジタル信号を2N段階の電圧レベルにて示されるア
ナログ信号に変換する場合、従来、2N個の抵抗を
直列接続して成る抵抗回路網にて基準電圧を2N段
階に分割し、Ｎビツトのデジタル信号をデコード
するＮビツトデコーダのデコード出力により2N個
のスイツチを制御して、上記抵抗回路網にて与え
られる2N段階の信号レベルを選択的に出力するよ
うに構成されていた。 従来のＤ／Ａ変換回路の基本的な回路構成を示
した第１図の２ビツトＤ／Ａ変換回路では、接地
と基準入力端子１との間に直列接続された４個の
抵抗２Ａ，２Ｂ，２Ｃ，２Ｄにて構成した電圧分
割回路３を備えている。上記４個の抵抗２Ａ，２
Ｂ，２Ｃ，２Ｄは、互いに等しい抵抗値を有し、
上記基準入力端子１に供給される基準電圧VREFを
４分割して、0VREF、１／４VREF、１／２VREF、３／４V
REF の４段階の信号レベルを各出力端３ａ，３ｂ，３
ｃ，３ｄに与えるようにした電圧分割回路３を構
成している。そして、上記電圧分割回路３の各出
力端３ａ，３ｂ，３ｃ，３ｄとアナログ信号出力
端子４との間に設けた４個のスイツチ５Ａ，５
Ｂ，５Ｃ，５Ｄが、２ビツトB0，B1のデジタル
信号をデコードする２ビツトデコーダ６の各デコ
ード出力X0，X1，X2，X3にて制御されるように
なつている。 上記２ビツトデコーダ６は、第１および第２の
データ入力端子７，８に供給される２ビツトB0，
B1のデジタル信号をデコードして、X0＝0・
１、X1＝B0・1、X2＝0・B1、X3＝B0・B1な
るデコード出力X0，X1，X2，X3を出力する。そ
して、この２ビツトデコーダ６は、第１のデコー
ド出力X0によつて、上記電圧分割回路３の接地
側の第１の出力端３ａとアナログ信号出力端子４
との間に設けた第１のスイツチ５Ａを制御し、上
記第１のデコード出力X0が論理「１」すなわち
B0＝０、B1＝０のときに上記第１のスイツチ５
Ａを閉成させる。以下同様に、上記デコーダ６
は、第２ないし第３のデコード出力X1，X2，X3
が論理「１」のときに第２ないし第４のスイツチ
５Ｂ，５Ｃ，５Ｄを閉成させる。 上述の如き第１図に示した２ビツトＤ／Ａ変換
回路では、第１表に示すように、２ビツトのデジ
タル信号をアナログ化した４段階の信号レベルの
アナログ信号が信号出力端子４に得られる。
（Ｎ）ビツトのデジタル信号を2N段階の電圧レベ
ルで示されるアナログ信号に変換するデジタルア
ナログ（Ｄ／Ａ）変換回路に関し、特に、多数の
抵抗を直列接続した抵抗回路網から成る電圧分割
回路を用いてＤ／Ａ変換を行なうＤ／Ａ変換回路
に関する。 〔背景技術とその問題点〕 一般に、電圧分割用の抵抗回路網を用いてＤ／
Ａ変換を行なうＤ／Ａ変換回路は、Ｎビツトのデ
ジタル信号を2N段階の電圧レベルにて示されるア
ナログ信号に変換する場合、従来、2N個の抵抗を
直列接続して成る抵抗回路網にて基準電圧を2N段
階に分割し、Ｎビツトのデジタル信号をデコード
するＮビツトデコーダのデコード出力により2N個
のスイツチを制御して、上記抵抗回路網にて与え
られる2N段階の信号レベルを選択的に出力するよ
うに構成されていた。 従来のＤ／Ａ変換回路の基本的な回路構成を示
した第１図の２ビツトＤ／Ａ変換回路では、接地
と基準入力端子１との間に直列接続された４個の
抵抗２Ａ，２Ｂ，２Ｃ，２Ｄにて構成した電圧分
割回路３を備えている。上記４個の抵抗２Ａ，２
Ｂ，２Ｃ，２Ｄは、互いに等しい抵抗値を有し、
上記基準入力端子１に供給される基準電圧VREFを
４分割して、0VREF、１／４VREF、１／２VREF、３／４V
REF の４段階の信号レベルを各出力端３ａ，３ｂ，３
ｃ，３ｄに与えるようにした電圧分割回路３を構
成している。そして、上記電圧分割回路３の各出
力端３ａ，３ｂ，３ｃ，３ｄとアナログ信号出力
端子４との間に設けた４個のスイツチ５Ａ，５
Ｂ，５Ｃ，５Ｄが、２ビツトB0，B1のデジタル
信号をデコードする２ビツトデコーダ６の各デコ
ード出力X0，X1，X2，X3にて制御されるように
なつている。 上記２ビツトデコーダ６は、第１および第２の
データ入力端子７，８に供給される２ビツトB0，
B1のデジタル信号をデコードして、X0＝0・
１、X1＝B0・1、X2＝0・B1、X3＝B0・B1な
るデコード出力X0，X1，X2，X3を出力する。そ
して、この２ビツトデコーダ６は、第１のデコー
ド出力X0によつて、上記電圧分割回路３の接地
側の第１の出力端３ａとアナログ信号出力端子４
との間に設けた第１のスイツチ５Ａを制御し、上
記第１のデコード出力X0が論理「１」すなわち
B0＝０、B1＝０のときに上記第１のスイツチ５
Ａを閉成させる。以下同様に、上記デコーダ６
は、第２ないし第３のデコード出力X1，X2，X3
が論理「１」のときに第２ないし第４のスイツチ
５Ｂ，５Ｃ，５Ｄを閉成させる。 上述の如き第１図に示した２ビツトＤ／Ａ変換
回路では、第１表に示すように、２ビツトのデジ
タル信号をアナログ化した４段階の信号レベルの
アナログ信号が信号出力端子４に得られる。
そこで、本発明は上述の如き従来のＤ／Ａ変換
回路における問題点に鑑み、回路構成素子数の削
減を図り、多数ビツトのＤ／Ａ変換回路を小さな
チツプサイズにて集積回路化することを可能にし
た新規な構成のＤ／Ａ変換回路を提供するもので
ある。 〔発明の概要〕 本発明に係るＤ／Ａ変換回路は、上述の目的を
達成するために、Ｎビツトのデジタル信号をデコ
ードするデコーダと、基準電圧の印加される基準
入力端子と接地との間に2N-1個の抵抗を直列接続
して成る電圧分割回路と、上記電圧分割回路の
（2N-1＋１）個の各出力端子とアナログ信号出力
端子との間に接続され、上記アナログ信号出力端
子からの出力に許容される直線性に応じて決定さ
れる上記各抵抗の抵抗値よりも十分に大きな値の
オン抵抗をそれぞれ有する（2N-1＋１）個のアナ
ログスイツチから成るスイツチング回路とを備
え、上記デコーダのデコード出力により上記スイ
ツチング回路の各アナログスイツチを選択的に制
御し、上記（2N-1＋１）個のアナログスイツチの
うちの上記電圧分割回路を構成している各抵抗の
両端の各出力端子に接続されている２個のアナロ
グスイツチを同時に又は１個を閉成させることに
より、Ｎビツトのデジタル信号を2N段階の電圧レ
ベルで示されるアナログ信号に変換しアナログ信
号出力端子から出力することを特徴とするもので
ある。 〔実施例〕 以下、本発明の一実施例について図面に従い詳
細に説明する。 第３図は、２ビツトＤ／Ａ変換回路の一実施例
を示す回路図であり、本発明に係るＤ／Ａ変換回
路の基本的な回路構成を示している。 第３図において、２１は２ビツトB0，B1のデ
ジタル信号の下位ビツトB0が供給される第１の
データ入力端子であり、２２は同じく上位ビツト
B1が供給される第２のデータ入力端子である。
また、２３は基準電圧VREFが印加される基準入力
端子であり、２４はアナログ信号出力端子であ
る。 第３図に示す２ビツトＤ／Ａ変換回路におい
て、接地と基準入力端子２３との間には、互いに
等しい抵抗値Ｒを有する2N-1個すなわち２個の抵
抗２５Ａ，２５Ｂが直列接続されている。上記２
個の抵抗２５Ａ，２５Ｂは、上記基準入力端子２
３に印加される基準電圧VREFを２分割し、0VREF、
１／２VREF、VREFなる（2N-1＋１）段階すなわち３ 段階の信号レベルを与える電圧分割回路２６を構
成している。上記３段階の信号レベルを与える電
圧分割回路２６の各出力端２６ａ，２６ｂ，２６
ｃは、上記各抵抗２５Ａ，２５Ｂの抵抗値Ｒより
十分に大きなオン抵抗ｒをそれぞれ有する３個の
アナログスイツチ２７Ａ，２７Ｂ，２７Ｃを介し
てアナログ信号出力端子２４に接続されている。
そして、上記３個のアナログスイツチ２７Ａ，２
７Ｂ，２７Ｃは、例えばMOS（Metal Oxide
Semiconductor）トランジスタから成り、第１お
よび第２のデータ入力端子２１，２２に供給され
る２ビツトB0，B1のデジタル信号をデコードす
るデコーダ２８のデコード出力X0，X1，X2によ
つて制御されるようになつている。 上記デコーダ２８は、２ビツトB0，B1のデジ
タル信号をデコードして、 X0＝0・1＋B0・1＝1 X1＝B0・1＋0・B1＋B0・B1 B0・1＋B1 X2＝B0・B1 なるデコード出力X0，X1，X2を出力する。そし
て、デコーダ２８は、その第１のデコード出力
X0によつて上記電圧分割回路２６の第１の出力
端２６ａとアナログ信号出力端子２４との間の第
１のアナログスイツチ２７Ａを制御し、上記第１
のデコード出力X0が論理「１」のときに上記第
１のアナログスイツチ２７Ａを閉成させる。以下
同様に、上記デコーダ２８は、その第２、第３の
デコード出力X1，X2にて、第２、第３のアナロ
グスイツチ２７Ｂ，２７Ｃを制御する。 上述の如き構成の２ビツトＤ／Ａ変換回路の動
作を第２表に示してある。
回路における問題点に鑑み、回路構成素子数の削
減を図り、多数ビツトのＤ／Ａ変換回路を小さな
チツプサイズにて集積回路化することを可能にし
た新規な構成のＤ／Ａ変換回路を提供するもので
ある。 〔発明の概要〕 本発明に係るＤ／Ａ変換回路は、上述の目的を
達成するために、Ｎビツトのデジタル信号をデコ
ードするデコーダと、基準電圧の印加される基準
入力端子と接地との間に2N-1個の抵抗を直列接続
して成る電圧分割回路と、上記電圧分割回路の
（2N-1＋１）個の各出力端子とアナログ信号出力
端子との間に接続され、上記アナログ信号出力端
子からの出力に許容される直線性に応じて決定さ
れる上記各抵抗の抵抗値よりも十分に大きな値の
オン抵抗をそれぞれ有する（2N-1＋１）個のアナ
ログスイツチから成るスイツチング回路とを備
え、上記デコーダのデコード出力により上記スイ
ツチング回路の各アナログスイツチを選択的に制
御し、上記（2N-1＋１）個のアナログスイツチの
うちの上記電圧分割回路を構成している各抵抗の
両端の各出力端子に接続されている２個のアナロ
グスイツチを同時に又は１個を閉成させることに
より、Ｎビツトのデジタル信号を2N段階の電圧レ
ベルで示されるアナログ信号に変換しアナログ信
号出力端子から出力することを特徴とするもので
ある。 〔実施例〕 以下、本発明の一実施例について図面に従い詳
細に説明する。 第３図は、２ビツトＤ／Ａ変換回路の一実施例
を示す回路図であり、本発明に係るＤ／Ａ変換回
路の基本的な回路構成を示している。 第３図において、２１は２ビツトB0，B1のデ
ジタル信号の下位ビツトB0が供給される第１の
データ入力端子であり、２２は同じく上位ビツト
B1が供給される第２のデータ入力端子である。
また、２３は基準電圧VREFが印加される基準入力
端子であり、２４はアナログ信号出力端子であ
る。 第３図に示す２ビツトＤ／Ａ変換回路におい
て、接地と基準入力端子２３との間には、互いに
等しい抵抗値Ｒを有する2N-1個すなわち２個の抵
抗２５Ａ，２５Ｂが直列接続されている。上記２
個の抵抗２５Ａ，２５Ｂは、上記基準入力端子２
３に印加される基準電圧VREFを２分割し、0VREF、
１／２VREF、VREFなる（2N-1＋１）段階すなわち３ 段階の信号レベルを与える電圧分割回路２６を構
成している。上記３段階の信号レベルを与える電
圧分割回路２６の各出力端２６ａ，２６ｂ，２６
ｃは、上記各抵抗２５Ａ，２５Ｂの抵抗値Ｒより
十分に大きなオン抵抗ｒをそれぞれ有する３個の
アナログスイツチ２７Ａ，２７Ｂ，２７Ｃを介し
てアナログ信号出力端子２４に接続されている。
そして、上記３個のアナログスイツチ２７Ａ，２
７Ｂ，２７Ｃは、例えばMOS（Metal Oxide
Semiconductor）トランジスタから成り、第１お
よび第２のデータ入力端子２１，２２に供給され
る２ビツトB0，B1のデジタル信号をデコードす
るデコーダ２８のデコード出力X0，X1，X2によ
つて制御されるようになつている。 上記デコーダ２８は、２ビツトB0，B1のデジ
タル信号をデコードして、 X0＝0・1＋B0・1＝1 X1＝B0・1＋0・B1＋B0・B1 B0・1＋B1 X2＝B0・B1 なるデコード出力X0，X1，X2を出力する。そし
て、デコーダ２８は、その第１のデコード出力
X0によつて上記電圧分割回路２６の第１の出力
端２６ａとアナログ信号出力端子２４との間の第
１のアナログスイツチ２７Ａを制御し、上記第１
のデコード出力X0が論理「１」のときに上記第
１のアナログスイツチ２７Ａを閉成させる。以下
同様に、上記デコーダ２８は、その第２、第３の
デコード出力X1，X2にて、第２、第３のアナロ
グスイツチ２７Ｂ，２７Ｃを制御する。 上述の如き構成の２ビツトＤ／Ａ変換回路の動
作を第２表に示してある。
【表】
すなわち、この実施例において、第１および第
２のデータ入力端子２１，２２に供給されるデジ
タル信号の各ビツトB0，B1がともに論理「０」
であるときには、デコーダ２８の第１のデコード
出力X0によつて第１のアナログスイツチ２７Ａ
が閉成される。従つて、電圧分割回路２６の第１
の出力端２６ａの0VREFなる信号レベルがアナロ
グ信号出力端子２４に与えられる。 また、上記デジタル信号の各ビツトB0，B1が
B0＝１、B1＝０であるときには、上記デコーダ
２８の第１および第２のデコード出力X0，X1に
よつて第１および第２のアナログスイツチ２７
Ａ，２７Ｂが閉成される。ここで、この実施例で
は、電圧分割回路２６を構成している各抵抗２５
Ａ，２５Ｂの抵抗値Ｒよりもオン抵抗ｒが十分に
大きなアナログスイツチ２７Ａ，２７Ｂ，２７Ｃ
を介して上記電圧分割回路２６の各出力端２６
ａ，２６ｂ，２６ｃとアナログ信号出力端子２４
との間を接続してあるので、第１および第２のア
ナログスイツチ２７Ａ，２７Ｂがともに閉成され
ると、上記電圧分割回路２６の第１の出力端２６
ａの電位0VREFと第２の出力端２６ｂの電位１／２ VREFとの電位差の1/2の電位すなわち１／４VREFなる 信号レベルがアナログ信号出力端子２４に与えら
れる。 上記各アナログスイツチ２７Ａ，２７Ｂ，２７
Ｃの各オン抵抗ｒの値は、上記アナログ信号出力
端子２４からの出力に許容される直線性に応じて
決定されるもので、例えば、上記分割回路２６を
構成している各抵抗２５Ａ，２５Ｂの抵抗値Ｒの
５倍の抵抗値とすることにより、上記アナログ信
号出力端子２４からの出力に約10％の直線性を確
保することができる。 さらに、上記デジタル信号の各ビツトB0，B1
がB0＝０、B1＝１であるときには、第２のデコ
ード出力X1により第２のアナログスイツチ２７
Ｂが閉成され、１／２VREFなる信号レベルがアナロ グ信号出力端子２４に与えられる。 さらにまた、上記デジタル信号の各ビツトB0，
B1がともに論理「１」であるときには、第２お
よび第３のデコード出力X1，X2により第２およ
び第３のアナログスイツチ２７Ｂ，２７Ｃが閉成
され、３／４VREFなる信号レベルがアナログ信号出 力端子２４に与えられる。 従つて、上記アナログ信号出力端子２４には、
第１および第２のデータ入力端子２１，２２に供
給される２ビツトB0，B1のデジタル信号を４段
階の電圧レベル（0VREF、１／４VREF、１／２VREF、３
／４ VREF）にて示すアナログ信号を得ることができ
る。 上述の第３図に示した実施例は本発明に係る
Ｄ／Ａ変換回路の基本的な回路構成を有する２ビ
ツトＤ／Ａ変換回路であるが、本発明は上述の実
施例に限られるものでなくＮビツトのデジタル信
号を2N段階の電圧レベルで示されるアナログ信号
に変換するＮビツトＤ／Ａ変換回路に適用し得る
ものである。 第４図に示す実施例は、上述の第２図に示した
従来の４ビツトＤ／Ａ変換回路に対応するもので
あり、第１ないし第４のデータ入力端子３１，３
２，３３，３４に供給される４ビツトB0，B1，
B2，B3のデジタル信号をデコードする２個のデ
コーダ３５Ａ，３５Ｂと、上記デコーダ３５Ａ，
３５Ｂのデコード出力により制御される16個のア
ナログスイツチ３６Ａ，３６Ｂ…３６Ｐと、接地
の基準入力端子３７との間に８個の抵抗３８Ａ，
３８Ｂ…３８Ｈを直列接続して成る電圧分割回路
３９とを備え、第３表に示すような動作を行なう
ようになつている。
２のデータ入力端子２１，２２に供給されるデジ
タル信号の各ビツトB0，B1がともに論理「０」
であるときには、デコーダ２８の第１のデコード
出力X0によつて第１のアナログスイツチ２７Ａ
が閉成される。従つて、電圧分割回路２６の第１
の出力端２６ａの0VREFなる信号レベルがアナロ
グ信号出力端子２４に与えられる。 また、上記デジタル信号の各ビツトB0，B1が
B0＝１、B1＝０であるときには、上記デコーダ
２８の第１および第２のデコード出力X0，X1に
よつて第１および第２のアナログスイツチ２７
Ａ，２７Ｂが閉成される。ここで、この実施例で
は、電圧分割回路２６を構成している各抵抗２５
Ａ，２５Ｂの抵抗値Ｒよりもオン抵抗ｒが十分に
大きなアナログスイツチ２７Ａ，２７Ｂ，２７Ｃ
を介して上記電圧分割回路２６の各出力端２６
ａ，２６ｂ，２６ｃとアナログ信号出力端子２４
との間を接続してあるので、第１および第２のア
ナログスイツチ２７Ａ，２７Ｂがともに閉成され
ると、上記電圧分割回路２６の第１の出力端２６
ａの電位0VREFと第２の出力端２６ｂの電位１／２ VREFとの電位差の1/2の電位すなわち１／４VREFなる 信号レベルがアナログ信号出力端子２４に与えら
れる。 上記各アナログスイツチ２７Ａ，２７Ｂ，２７
Ｃの各オン抵抗ｒの値は、上記アナログ信号出力
端子２４からの出力に許容される直線性に応じて
決定されるもので、例えば、上記分割回路２６を
構成している各抵抗２５Ａ，２５Ｂの抵抗値Ｒの
５倍の抵抗値とすることにより、上記アナログ信
号出力端子２４からの出力に約10％の直線性を確
保することができる。 さらに、上記デジタル信号の各ビツトB0，B1
がB0＝０、B1＝１であるときには、第２のデコ
ード出力X1により第２のアナログスイツチ２７
Ｂが閉成され、１／２VREFなる信号レベルがアナロ グ信号出力端子２４に与えられる。 さらにまた、上記デジタル信号の各ビツトB0，
B1がともに論理「１」であるときには、第２お
よび第３のデコード出力X1，X2により第２およ
び第３のアナログスイツチ２７Ｂ，２７Ｃが閉成
され、３／４VREFなる信号レベルがアナログ信号出 力端子２４に与えられる。 従つて、上記アナログ信号出力端子２４には、
第１および第２のデータ入力端子２１，２２に供
給される２ビツトB0，B1のデジタル信号を４段
階の電圧レベル（0VREF、１／４VREF、１／２VREF、３
／４ VREF）にて示すアナログ信号を得ることができ
る。 上述の第３図に示した実施例は本発明に係る
Ｄ／Ａ変換回路の基本的な回路構成を有する２ビ
ツトＤ／Ａ変換回路であるが、本発明は上述の実
施例に限られるものでなくＮビツトのデジタル信
号を2N段階の電圧レベルで示されるアナログ信号
に変換するＮビツトＤ／Ａ変換回路に適用し得る
ものである。 第４図に示す実施例は、上述の第２図に示した
従来の４ビツトＤ／Ａ変換回路に対応するもので
あり、第１ないし第４のデータ入力端子３１，３
２，３３，３４に供給される４ビツトB0，B1，
B2，B3のデジタル信号をデコードする２個のデ
コーダ３５Ａ，３５Ｂと、上記デコーダ３５Ａ，
３５Ｂのデコード出力により制御される16個のア
ナログスイツチ３６Ａ，３６Ｂ…３６Ｐと、接地
の基準入力端子３７との間に８個の抵抗３８Ａ，
３８Ｂ…３８Ｈを直列接続して成る電圧分割回路
３９とを備え、第３表に示すような動作を行なう
ようになつている。
上述の実施例の説明から明らかなように、本発
明によれば、多数ビツトのデジタル信号をアナロ
グ化するＤ／Ａ変換回路を少ない素子数にて構成
できるので、集積回路化に適したＤ／Ａ変換回路
を提供することができ、所期の目的を十分に達成
できる。
明によれば、多数ビツトのデジタル信号をアナロ
グ化するＤ／Ａ変換回路を少ない素子数にて構成
できるので、集積回路化に適したＤ／Ａ変換回路
を提供することができ、所期の目的を十分に達成
できる。
第１図および第２図は従来のＤ／Ａ変換回路の
構成を示す各回路図であり、第１図は２ビツト
Ｄ／Ａ変換回路を示し、第２図は４ビツトＤ／Ａ
変換回路を示している。第３図は本発明に係る
Ｄ／Ａ変換回路の基本的な回路構成を示す回路図
であり、２ビツトＤ／Ａ変換回路の実施例を示し
ている。第４図は４ビツトＤ／Ａ変換回路の一実
施例を示す回路図である。 ２１，２２，３１，３２，３３，３４……デー
タ入力端子、２３，３７……基準入力端子、２
４，４０……アナログ信号出力端子、２５Ａ，２
５Ｂ，３８Ａ，３８Ｂ……３８Ｈ……抵抗、２
６，３９……電圧分割回路、２７Ａ，２７Ｂ，２
７Ｃ，３７Ａ，３７Ｂ……３７Ｌ…アナログスイ
ツチ、２８，３５Ａ，３５Ｂ……デコーダ。
構成を示す各回路図であり、第１図は２ビツト
Ｄ／Ａ変換回路を示し、第２図は４ビツトＤ／Ａ
変換回路を示している。第３図は本発明に係る
Ｄ／Ａ変換回路の基本的な回路構成を示す回路図
であり、２ビツトＤ／Ａ変換回路の実施例を示し
ている。第４図は４ビツトＤ／Ａ変換回路の一実
施例を示す回路図である。 ２１，２２，３１，３２，３３，３４……デー
タ入力端子、２３，３７……基準入力端子、２
４，４０……アナログ信号出力端子、２５Ａ，２
５Ｂ，３８Ａ，３８Ｂ……３８Ｈ……抵抗、２
６，３９……電圧分割回路、２７Ａ，２７Ｂ，２
７Ｃ，３７Ａ，３７Ｂ……３７Ｌ…アナログスイ
ツチ、２８，３５Ａ，３５Ｂ……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトのデジタル信号をデコードするデコ
ーダと、 基準電圧の印加される基準入力端子と接地との
間に2N-1個の抵抗を直列接続して成る電圧分割回
路と、 上記電圧分割回路の（2N-1＋１）個の各出力端
子とアナログ信号出力端子との間に接続され、上
記アナログ信号出力端子からの出力に許容される
直線性に応じて決定される上記各抵抗の抵抗値よ
りも十分に大きな値のオン抵抗をそれぞれ有する
（2N-1＋１）個のアナログスイツチから成るスイ
ツチング回路とを備え、 上記デコーダのデコード出力により上記スイツ
チング回路の各アナログスイツチを選択的に制御
し、上記（2N-1＋１）個のアナログスイツチのう
ちの上記電圧分割回路を構成している各抵抗の両
端の各出力端子に接続されている２個のアナログ
スイツチを同時に又は１個を閉成させることによ
り、Ｎビツトのデジタル信号を2N段階の電圧レベ
ルで示されるアナログ信号に変換し出力端子から
出力することを特徴とするデジタルアナログ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2647083A JPS59152720A (ja) | 1983-02-19 | 1983-02-19 | デジタルアナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2647083A JPS59152720A (ja) | 1983-02-19 | 1983-02-19 | デジタルアナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152720A JPS59152720A (ja) | 1984-08-31 |
| JPH04418B2 true JPH04418B2 (ja) | 1992-01-07 |
Family
ID=12194398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2647083A Granted JPS59152720A (ja) | 1983-02-19 | 1983-02-19 | デジタルアナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152720A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPS6376619A (ja) * | 1986-09-19 | 1988-04-06 | Matsushita Electric Ind Co Ltd | デイジタル−アナログ変換装置 |
| JPH0824266B2 (ja) * | 1986-10-07 | 1996-03-06 | 松下電器産業株式会社 | ディジタル−アナログ変換装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544559A (en) * | 1977-06-13 | 1979-01-13 | Seiko Epson Corp | D-a converter |
-
1983
- 1983-02-19 JP JP2647083A patent/JPS59152720A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59152720A (ja) | 1984-08-31 |
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