JPH07321660A - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
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- JPH07321660A JPH07321660A JP11299494A JP11299494A JPH07321660A JP H07321660 A JPH07321660 A JP H07321660A JP 11299494 A JP11299494 A JP 11299494A JP 11299494 A JP11299494 A JP 11299494A JP H07321660 A JPH07321660 A JP H07321660A
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Abstract
(57)【要約】
【目的】 歪みのない変換特性を得、しかも使用素子の
比の広がりを抑えた回路の構成が可能なＤＡ変換回路を
提供する。 【構成】 ２のべき乗の比により重み付けされた電流源
８Ｉo 、４Ｉo 、２Ｉo、Ｉo を、入力電流をＫ１倍し
て出力する第１の係数器１１と入力電流をＫ２倍して出
力する第２の係数器１２のいずれかに入力するかをスイ
ッチＳ0 〜Ｓ3 により切り換える。スイッチ制御回路１
３は入力端子ＩＮに供給されたデジタルデータの下位５
ビットでスイッチＳ0 〜Ｓ3 を制御する。係数値制御回
路１４は入力端子ＩＮに供給されたデジタルデータの上
位３ビットで係数器１１，１２の係数値Ｋ1 とＫ2 を制
御する。第１および第２係数器１１，１２の合成出力
を、出力端子Ｉout よりアナログに変換された電流とし
て導出する。
比の広がりを抑えた回路の構成が可能なＤＡ変換回路を
提供する。 【構成】 ２のべき乗の比により重み付けされた電流源
８Ｉo 、４Ｉo 、２Ｉo、Ｉo を、入力電流をＫ１倍し
て出力する第１の係数器１１と入力電流をＫ２倍して出
力する第２の係数器１２のいずれかに入力するかをスイ
ッチＳ0 〜Ｓ3 により切り換える。スイッチ制御回路１
３は入力端子ＩＮに供給されたデジタルデータの下位５
ビットでスイッチＳ0 〜Ｓ3 を制御する。係数値制御回
路１４は入力端子ＩＮに供給されたデジタルデータの上
位３ビットで係数器１１，１２の係数値Ｋ1 とＫ2 を制
御する。第１および第２係数器１１，１２の合成出力
を、出力端子Ｉout よりアナログに変換された電流とし
て導出する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＤＡ（デジタル・アナ
ログ）変換回路に関し、特に半導体集積回路内のアナロ
グ回路をデジタルデータで調整するときの調整回路に適
用する。
ログ）変換回路に関し、特に半導体集積回路内のアナロ
グ回路をデジタルデータで調整するときの調整回路に適
用する。
【０００２】
【従来の技術】最近ではアナログ集積回路においてもデ
ジタル制御を行うものが増え、Ｉ2 Ｌ回路を組み込んだ
り、ＢｉＣＭＯＳプロセスを用いて、デジタル回路によ
るバスコントロール機能を持たせたアナログ・デジタル
の回路が混在されたＩＣが多くなってきている。このよ
うな目的の１つはアナログ回路の調整をデジタル化して
調整用のボリウムを減らすとともに、マイコンによる制
御で調整の自動化を図ることにある。このためにはＤＡ
変換回路が必須となる。
ジタル制御を行うものが増え、Ｉ2 Ｌ回路を組み込んだ
り、ＢｉＣＭＯＳプロセスを用いて、デジタル回路によ
るバスコントロール機能を持たせたアナログ・デジタル
の回路が混在されたＩＣが多くなってきている。このよ
うな目的の１つはアナログ回路の調整をデジタル化して
調整用のボリウムを減らすとともに、マイコンによる制
御で調整の自動化を図ることにある。このためにはＤＡ
変換回路が必須となる。
【０００３】一般的な回路例について、図７の７ビット
電流出力タイプのＤＡ変換回路を用いて説明する。これ
は６４Ｉo を基準電流源として２のべき乗で重み付けし
た６４Ｉo 、３２Ｉo 、１６Ｉo 、８Ｉo 、４Ｉo 、２
Ｉo 、Ｉo 、の７つの電流源と、それぞれの電流源を出
力端子に導くか否かを切り換える７個のスイッチＳ０〜
Ｓ６から成っている。これらのスイッチＳ0 〜Ｓ6 は、
ｂ0 〜ｂ6 の７ビットのデジタルデータにより切り換え
る。デジタルデータの各ビットはＭＳＢ（最上位ビッ
ト）を最も大きい電流６４Ｉo のスイッチに割り当て、
ＬＳＢ（最下位ビット）に向かって順次小さな電流のス
イッチに割り当てている。そして各ビットともデータが
１のとき電流を出力端へ導くように制御する。このよう
にすると、出力電流Ｉout は、７ビットデータに応じて
０から１２７Ｉo までリニアに変化する。
電流出力タイプのＤＡ変換回路を用いて説明する。これ
は６４Ｉo を基準電流源として２のべき乗で重み付けし
た６４Ｉo 、３２Ｉo 、１６Ｉo 、８Ｉo 、４Ｉo 、２
Ｉo 、Ｉo 、の７つの電流源と、それぞれの電流源を出
力端子に導くか否かを切り換える７個のスイッチＳ０〜
Ｓ６から成っている。これらのスイッチＳ0 〜Ｓ6 は、
ｂ0 〜ｂ6 の７ビットのデジタルデータにより切り換え
る。デジタルデータの各ビットはＭＳＢ（最上位ビッ
ト）を最も大きい電流６４Ｉo のスイッチに割り当て、
ＬＳＢ（最下位ビット）に向かって順次小さな電流のス
イッチに割り当てている。そして各ビットともデータが
１のとき電流を出力端へ導くように制御する。このよう
にすると、出力電流Ｉout は、７ビットデータに応じて
０から１２７Ｉo までリニアに変化する。
【０００４】ところが、この回路は電流源の精度が悪い
とＤＡ変換特性に大きなひずみが生ずる問題がある。例
えば、抵抗の相対精度が３％で、電流源の精度は抵抗の
相対精度で決まるとする。このとき、最もきびしいのは
ＭＳＢに相当する抵抗Ｒ０が大きな誤差を持った場合の
調整の中心（データが０１１１１１１から１０００００
０に変わる点）でのひずみである。ワーストケースとし
て、この抵抗Ｒ０の値が−３％と＋３％の誤差を持った
とすると、調整の中心点の前後での出力電流値は、 （１） … −３％の場合：６３Ｉo →６２．１Ｉo （２） … ＋３％の場合：６３Ｉo →６５．９Ｉo となる。このときのＤＡ変換特性を図示すると図８のよ
うになり、（１）は出力特性に傾きが逆になるような領
域ができ大きなひずみとなる。（２）は変換特性が部分
的に大きく飛んでしまい、大きなひずみになるとともに
この部分の分解能が落ちることになる。
とＤＡ変換特性に大きなひずみが生ずる問題がある。例
えば、抵抗の相対精度が３％で、電流源の精度は抵抗の
相対精度で決まるとする。このとき、最もきびしいのは
ＭＳＢに相当する抵抗Ｒ０が大きな誤差を持った場合の
調整の中心（データが０１１１１１１から１０００００
０に変わる点）でのひずみである。ワーストケースとし
て、この抵抗Ｒ０の値が−３％と＋３％の誤差を持った
とすると、調整の中心点の前後での出力電流値は、 （１） … −３％の場合：６３Ｉo →６２．１Ｉo （２） … ＋３％の場合：６３Ｉo →６５．９Ｉo となる。このときのＤＡ変換特性を図示すると図８のよ
うになり、（１）は出力特性に傾きが逆になるような領
域ができ大きなひずみとなる。（２）は変換特性が部分
的に大きく飛んでしまい、大きなひずみになるとともに
この部分の分解能が落ちることになる。
【０００５】このようなひずみは、ＤＡ変換回路をアナ
ログ回路の調整回路として用いる場合には都合が悪い。
図８の（１）のように調整特性が折れ曲がり傾きが逆に
なるような領域ができるケースは、例えばアナログ回路
の出力を見ながらデジタル調整値をマイコンによりコン
トロールして最適値を自動的に設定する機能に用いる場
合、この位置にできる変曲点をまちがって最適点である
として誤調整したり、調整ループが振動状態に陥って正
常な調整が不能となったりすることがある。図８の
（２）のように調整特性におおきな不連続点が生ずるよ
うなケースは細かな調整ができないことになる。
ログ回路の調整回路として用いる場合には都合が悪い。
図８の（１）のように調整特性が折れ曲がり傾きが逆に
なるような領域ができるケースは、例えばアナログ回路
の出力を見ながらデジタル調整値をマイコンによりコン
トロールして最適値を自動的に設定する機能に用いる場
合、この位置にできる変曲点をまちがって最適点である
として誤調整したり、調整ループが振動状態に陥って正
常な調整が不能となったりすることがある。図８の
（２）のように調整特性におおきな不連続点が生ずるよ
うなケースは細かな調整ができないことになる。
【０００６】図８のように７ビットのＤＡ変換の場合
は、調整出力電流が３データ相当分も跳んでしまうこと
になり、この位置では５ビットそこそこの調整精度しか
取れないことになる。調整回路の場合、回路性能として
の調整の分解能はこのような最悪値で決まってしまうた
め回路性能を著しく損ねることになる。このような
（１）と（２）は相反する関係になっており、例えば
（１）の状態の発生を避けるため図７に示したＤＡ変換
回路の７ビット目の抵抗のＲ０をわずかに小さめに設定
しておくと、（１）の状態はなくなるが（２）の不連続
性がさらに悪化することになる。
は、調整出力電流が３データ相当分も跳んでしまうこと
になり、この位置では５ビットそこそこの調整精度しか
取れないことになる。調整回路の場合、回路性能として
の調整の分解能はこのような最悪値で決まってしまうた
め回路性能を著しく損ねることになる。このような
（１）と（２）は相反する関係になっており、例えば
（１）の状態の発生を避けるため図７に示したＤＡ変換
回路の７ビット目の抵抗のＲ０をわずかに小さめに設定
しておくと、（１）の状態はなくなるが（２）の不連続
性がさらに悪化することになる。
【０００７】また、従来のＤＡ変換回路のもうひとつの
問題点は、素子に大きな比が必要なことである。図７の
７ビットの回路でいえば使っている抵抗Ｒｏ〜６４Ｒｏ
間に最大６４倍の比が必要であり、トランジスタＱ1 〜
Ｑ7 間に６４倍の比が必要なことである。これらはいず
れもＤＡ変換の精度に直接影響するため正確な比が必要
であり、変換精度を保つために大きな素子を使わなけれ
ばならない。従って、この素子比を達成するために半導
体チップ上でおおきな面積を占めることになり経済的に
も問題があった。
問題点は、素子に大きな比が必要なことである。図７の
７ビットの回路でいえば使っている抵抗Ｒｏ〜６４Ｒｏ
間に最大６４倍の比が必要であり、トランジスタＱ1 〜
Ｑ7 間に６４倍の比が必要なことである。これらはいず
れもＤＡ変換の精度に直接影響するため正確な比が必要
であり、変換精度を保つために大きな素子を使わなけれ
ばならない。従って、この素子比を達成するために半導
体チップ上でおおきな面積を占めることになり経済的に
も問題があった。
【０００８】
【発明が解決しようとする課題】従来のＤＡ変換回路で
は、電流源の精度が悪いとＤＡ変換特性に大きなひずみ
が生ずるばかりか、使用する素子間の値に大きな比を持
たせることが必要で、これが半導体チップ上でおおきな
面積を占めることになり経済的に不利なものとなってい
た。この発明は、歪みのない変換特性を得、しかも使用
素子の比の広がりを抑えた回路の構成が可能なＤＡ変換
回路を提供する。
は、電流源の精度が悪いとＤＡ変換特性に大きなひずみ
が生ずるばかりか、使用する素子間の値に大きな比を持
たせることが必要で、これが半導体チップ上でおおきな
面積を占めることになり経済的に不利なものとなってい
た。この発明は、歪みのない変換特性を得、しかも使用
素子の比の広がりを抑えた回路の構成が可能なＤＡ変換
回路を提供する。
【０００９】
【課題を解決するための手段】上記問題を解決するため
にこの発明は、２のべき乗の比で重み付けされたＭビッ
ト分の電流源と、入力電流を一定係数倍して出力する第
１および第２の係数器と、前記第１および第２の係数器
に、前記電流源のどの電流源を入力するかを切り換える
スイッチ群と、入力デジタルデータの下位Ｍ＋１ビット
により前記スイッチ群を制御する手段と、前記入力デジ
タルデータの上位Ｎビットにより前記第１および第２の
係数器の係数値を制御する手段と、前記第１および第２
の係数器の合成出力をアナログに変換された出力電流と
して取り出す出力部とからなることを特徴とする。
にこの発明は、２のべき乗の比で重み付けされたＭビッ
ト分の電流源と、入力電流を一定係数倍して出力する第
１および第２の係数器と、前記第１および第２の係数器
に、前記電流源のどの電流源を入力するかを切り換える
スイッチ群と、入力デジタルデータの下位Ｍ＋１ビット
により前記スイッチ群を制御する手段と、前記入力デジ
タルデータの上位Ｎビットにより前記第１および第２の
係数器の係数値を制御する手段と、前記第１および第２
の係数器の合成出力をアナログに変換された出力電流と
して取り出す出力部とからなることを特徴とする。
【００１０】また、２のべき乗の比で重み付けされたＭ
ビット分の電圧源と、入力電圧を一定係数倍して出力す
る第１および第２の係数器と、前記第１および第２の係
数器に、前記電圧源のどの電圧源を入力するかを切り換
えるスイッチ群と、前記スイッチ群を介して前記第１お
よび第２の係数器のそれぞれに得られた電圧を全て加算
して前記係数器への入力とする第１および第２の加算器
と、前記第１および第２の係数器の出力を加算する第３
の加算器と、入力デジタルデータの下位Ｍ＋１ビットに
より前記スイッチ群を制御する手段と、入力デジタルデ
ータの上位Ｎビットで前記係数器の係数値を制御する手
段と、前記第３の加算器の出力をアナログに変換された
出力電圧を得る出力部とからなることを特徴とする。
ビット分の電圧源と、入力電圧を一定係数倍して出力す
る第１および第２の係数器と、前記第１および第２の係
数器に、前記電圧源のどの電圧源を入力するかを切り換
えるスイッチ群と、前記スイッチ群を介して前記第１お
よび第２の係数器のそれぞれに得られた電圧を全て加算
して前記係数器への入力とする第１および第２の加算器
と、前記第１および第２の係数器の出力を加算する第３
の加算器と、入力デジタルデータの下位Ｍ＋１ビットに
より前記スイッチ群を制御する手段と、入力デジタルデ
ータの上位Ｎビットで前記係数器の係数値を制御する手
段と、前記第３の加算器の出力をアナログに変換された
出力電圧を得る出力部とからなることを特徴とする。
【００１１】
【作用】このような回路構成とすることにより、下位ビ
ットは２のべき乗の重み付けによるＤＡ変換であるが、
上位ビット分はデコードして加算制御となるため、全ス
イッチを反転するような状態の急変もなければ、特定の
素子に重みが集中して特性を支配することもない。加え
てこの回路の制御法としては下位データが飽和して上位
が繰り上がる際には繰り上がりスイッチは必ず対応する
下位ビットによるアナログ量を０にしてから繰り上がり
スイッチが切り換わるようになる。このためＤＡ変換特
性としては上位ビットへの繰り上がり位置で必ず１デー
タ分水平となりそれ以外の部分では下位ビット分の変換
特性だけでリニアリティーが決まることになる。
ットは２のべき乗の重み付けによるＤＡ変換であるが、
上位ビット分はデコードして加算制御となるため、全ス
イッチを反転するような状態の急変もなければ、特定の
素子に重みが集中して特性を支配することもない。加え
てこの回路の制御法としては下位データが飽和して上位
が繰り上がる際には繰り上がりスイッチは必ず対応する
下位ビットによるアナログ量を０にしてから繰り上がり
スイッチが切り換わるようになる。このためＤＡ変換特
性としては上位ビットへの繰り上がり位置で必ず１デー
タ分水平となりそれ以外の部分では下位ビット分の変換
特性だけでリニアリティーが決まることになる。
【００１２】
【実施例】以下、この発明の実施例について図面を参照
して詳細に説明する。図１はこの発明の一実施例を、７
ビットＤＡ変換回路を例にして説明するための回路構成
図である。この実施例は２のべき乗の比により重み付け
された８Ｉo 、４Ｉo 、２Ｉo 、Ｉo の４ビット分の電
流源と、入力電流をＫ１倍して出力する第１の係数器１
１と入力電流をＫ２倍して出力する第２の係数器１２
と、電流源８Ｉo 、４Ｉo 、２Ｉo 、Ｉo をそれぞれ係
数器１１，１２のいずれに入力するかを切り換えるＳ0
〜Ｓ3 のスイッチと、入力端子ＩＮに供給されたデジタ
ルデータの下位５ビットでスイッチＳ0 〜Ｓ3 を制御す
るスイッチ制御回路１３と、入力端子ＩＮに供給された
デジタルデータの上位３ビットで係数器１１，１２の係
数値Ｋ１とＫ２を制御する係数値制御回路１４とから構
成し、係数器１１，１２の合成出力をアナログに変換さ
れた出力電流としている。
して詳細に説明する。図１はこの発明の一実施例を、７
ビットＤＡ変換回路を例にして説明するための回路構成
図である。この実施例は２のべき乗の比により重み付け
された８Ｉo 、４Ｉo 、２Ｉo 、Ｉo の４ビット分の電
流源と、入力電流をＫ１倍して出力する第１の係数器１
１と入力電流をＫ２倍して出力する第２の係数器１２
と、電流源８Ｉo 、４Ｉo 、２Ｉo 、Ｉo をそれぞれ係
数器１１，１２のいずれに入力するかを切り換えるＳ0
〜Ｓ3 のスイッチと、入力端子ＩＮに供給されたデジタ
ルデータの下位５ビットでスイッチＳ0 〜Ｓ3 を制御す
るスイッチ制御回路１３と、入力端子ＩＮに供給された
デジタルデータの上位３ビットで係数器１１，１２の係
数値Ｋ１とＫ２を制御する係数値制御回路１４とから構
成し、係数器１１，１２の合成出力をアナログに変換さ
れた出力電流としている。
【００１３】スイッチ制御回路１３は下位から５ビット
目のデータが”１”の場合、下位４ビットのデータのビ
ット反転を行った後、下位４ビットで電流源のスイッチ
Ｓ0〜Ｓ3 を重みの軽い方から２進順に１カウントつづ
の増加制御をおこなう。係数値制御回路１４は上位３ビ
ットのデータで、データが１だけ増加する毎に第１およ
び第２の係数器１１，１２の係数値を、初期値をＫ 1＝
１、Ｋ2 ＝０として、Ｋ2 から順に交互に２づつ増やし
ていくような制御を行う。
目のデータが”１”の場合、下位４ビットのデータのビ
ット反転を行った後、下位４ビットで電流源のスイッチ
Ｓ0〜Ｓ3 を重みの軽い方から２進順に１カウントつづ
の増加制御をおこなう。係数値制御回路１４は上位３ビ
ットのデータで、データが１だけ増加する毎に第１およ
び第２の係数器１１，１２の係数値を、初期値をＫ 1＝
１、Ｋ2 ＝０として、Ｋ2 から順に交互に２づつ増やし
ていくような制御を行う。
【００１４】この回路の動作を考えると、まず上位３ビ
ットがすべて０の場合、下位４ビットのｂ0 〜ｂ3 でス
イッチＳ0 〜Ｓ3 を直接２進制御して第１の係数器１１
側への入力電流を１データ毎にＩo づつ増加させる。Ｋ
2 ＝０でＫ1 ＝１なので出力における電流も０から１５
Ｉo までＩo づつ増えていくことになる。
ットがすべて０の場合、下位４ビットのｂ0 〜ｂ3 でス
イッチＳ0 〜Ｓ3 を直接２進制御して第１の係数器１１
側への入力電流を１データ毎にＩo づつ増加させる。Ｋ
2 ＝０でＫ1 ＝１なので出力における電流も０から１５
Ｉo までＩo づつ増えていくことになる。
【００１５】上位３ビットが１（００１）になった場
合、下位４ビットはすべて０になるが下位５ビット目が
１、すなわち上位３ビット目が１なので下位４ビットは
すべてビット反転しすべて１となる。このデータにより
スイッチＳ0 〜Ｓ3 を制御することになるので、ひとつ
前のデータでのスイッチの状態と全く変わりはない。同
時に第２の係数器１２の係数のみを０→２に増加させる
ことになるが、このときスイッチＳ0 〜Ｓ3 はすべて”
１”側に倒れていて第２の係数器１２側に流れる電流は
なく、アナログ出力は全く変化しないことになる。続い
て下位４ビットが１つづつ増えていくことになるが、全
ビット反転されるのでスイッチＳ0 〜Ｓ3は減少制御と
同じことになる。つまり、もとのデータが１データ増え
る毎に下位４ビットが作る電流をＩo づつ第１の係数器
１１から第２の係数器１２側に移していくことになる。
Ｋ2 ＝２でＫ1 ＝１であることから、出力における電流
もＩo づつ増えていくことになる。こうして出力電流は
１５Ｉo から３０Ｉo まで増えて下位データはすべて１
で、スイッチＳ0 〜Ｓ3 はすべて０側という状態に達す
る。
合、下位４ビットはすべて０になるが下位５ビット目が
１、すなわち上位３ビット目が１なので下位４ビットは
すべてビット反転しすべて１となる。このデータにより
スイッチＳ0 〜Ｓ3 を制御することになるので、ひとつ
前のデータでのスイッチの状態と全く変わりはない。同
時に第２の係数器１２の係数のみを０→２に増加させる
ことになるが、このときスイッチＳ0 〜Ｓ3 はすべて”
１”側に倒れていて第２の係数器１２側に流れる電流は
なく、アナログ出力は全く変化しないことになる。続い
て下位４ビットが１つづつ増えていくことになるが、全
ビット反転されるのでスイッチＳ0 〜Ｓ3は減少制御と
同じことになる。つまり、もとのデータが１データ増え
る毎に下位４ビットが作る電流をＩo づつ第１の係数器
１１から第２の係数器１２側に移していくことになる。
Ｋ2 ＝２でＫ1 ＝１であることから、出力における電流
もＩo づつ増えていくことになる。こうして出力電流は
１５Ｉo から３０Ｉo まで増えて下位データはすべて１
で、スイッチＳ0 〜Ｓ3 はすべて０側という状態に達す
る。
【００１６】次に上位３ビットが２（０１０）になった
場合、下位４ビットはすべて０に変わるが下位５ビット
目が０（上位３ビット目が０）であり、今度は下位４ビ
ットはビット反転しないですべて０のままである。この
データでスイッチＳ0 〜Ｓ3を制御することになり、や
はり一つ前のデータでのスイッチの状態と全く変わりは
ない。同時に第１の係数器１１のみを１→３に増加させ
ることになるが、このときスイッチＳ0 〜Ｓ3 はすべて
第２の係数器１２側（スイッチは”０”側）に倒れてい
て、第１の係数器１１側に流れる電流はなく、アナログ
出力は全く変化しない。続いて下位４ビットが１つづつ
増えていき、スイッチＳ0 〜Ｓ3 は増加制御となる。つ
まりもとのデータが１データ増える毎に下位４ビットが
作る電流をＩo づつＫ２側からＫ１側に移していく。Ｋ
2 ＝２でＫ1 ＝３であることから出力における電流もＩ
o づつ増えていく。このように、出力電流は３０Ｉo か
ら４５Ｉo まで増えて下位データのスイッチはすべて１
側という状態に達する。
場合、下位４ビットはすべて０に変わるが下位５ビット
目が０（上位３ビット目が０）であり、今度は下位４ビ
ットはビット反転しないですべて０のままである。この
データでスイッチＳ0 〜Ｓ3を制御することになり、や
はり一つ前のデータでのスイッチの状態と全く変わりは
ない。同時に第１の係数器１１のみを１→３に増加させ
ることになるが、このときスイッチＳ0 〜Ｓ3 はすべて
第２の係数器１２側（スイッチは”０”側）に倒れてい
て、第１の係数器１１側に流れる電流はなく、アナログ
出力は全く変化しない。続いて下位４ビットが１つづつ
増えていき、スイッチＳ0 〜Ｓ3 は増加制御となる。つ
まりもとのデータが１データ増える毎に下位４ビットが
作る電流をＩo づつＫ２側からＫ１側に移していく。Ｋ
2 ＝２でＫ1 ＝３であることから出力における電流もＩ
o づつ増えていく。このように、出力電流は３０Ｉo か
ら４５Ｉo まで増えて下位データのスイッチはすべて１
側という状態に達する。
【００１７】このような動作を繰り返して、図２に示す
ようなデジタルデータに対するアナログ出力特性を作っ
ている。この回路の特長は繰り上がって上位ビットが変
化するときにアナログ出力は原理的に全く変化し得ない
ということである。これは下位が飽和しても桁上げに対
応した変化を下位データに相当する電流経路とは反対側
の係数器の係数値を変えるだけにしていることによる。
桁上げ時における変化をなくし変換特性における増減量
は全く下位４ビットだけに依存するようにしたことでひ
ずみの発生を抑えることができる。
ようなデジタルデータに対するアナログ出力特性を作っ
ている。この回路の特長は繰り上がって上位ビットが変
化するときにアナログ出力は原理的に全く変化し得ない
ということである。これは下位が飽和しても桁上げに対
応した変化を下位データに相当する電流経路とは反対側
の係数器の係数値を変えるだけにしていることによる。
桁上げ時における変化をなくし変換特性における増減量
は全く下位４ビットだけに依存するようにしたことでひ
ずみの発生を抑えることができる。
【００１８】図３を用いて、第１と第２の係数器１１，
１２の具体的な回路例を示しながら、この発明の他の実
施例ついて説明する。第１の係数器１１は、２個の１／
８分配路１１ａと３個の１／４分配路１１ｂにより第１
の電流分配器を構成する。２個の１／８分配路１１ａの
１つの出力は出力端子Ｉo ｕｔに直接接続している。第
２の係数器１２は、４個の１／４分配路により第２の電
流分配器を構成する。１／４分配路１１ｂの出力は、ス
イッチＳ5 ，Ｓ7 ，Ｓ9 を介して、第２の係数器１２の
１／４分配路の出力は、スイッチＳ4 ，Ｓ6 ，Ｓ8 ，Ｓ
10を介してそれぞれ出力端子Ｉout へ接続している。各
電流分配器としては、トランジスタとそのエミッタに一
端を接続した抵抗とを単位要素として、抵抗値Ｒの等し
い単位要素４個に対しベース端を共通の基準電位Ｖｂに
接続しエミッタに接続していない側の抵抗端を共通に接
続して電流入力端子とした構成を基本としている。
１２の具体的な回路例を示しながら、この発明の他の実
施例ついて説明する。第１の係数器１１は、２個の１／
８分配路１１ａと３個の１／４分配路１１ｂにより第１
の電流分配器を構成する。２個の１／８分配路１１ａの
１つの出力は出力端子Ｉo ｕｔに直接接続している。第
２の係数器１２は、４個の１／４分配路により第２の電
流分配器を構成する。１／４分配路１１ｂの出力は、ス
イッチＳ5 ，Ｓ7 ，Ｓ9 を介して、第２の係数器１２の
１／４分配路の出力は、スイッチＳ4 ，Ｓ6 ，Ｓ8 ，Ｓ
10を介してそれぞれ出力端子Ｉout へ接続している。各
電流分配器としては、トランジスタとそのエミッタに一
端を接続した抵抗とを単位要素として、抵抗値Ｒの等し
い単位要素４個に対しベース端を共通の基準電位Ｖｂに
接続しエミッタに接続していない側の抵抗端を共通に接
続して電流入力端子とした構成を基本としている。
【００１９】第２の係数器１２はこの基本構成の電流分
配器をそのまま用い、各トランジスタのコレクタ電流を
１／４分配出力としてスイッチＳ4 、Ｓ6 、Ｓ8 、Ｓ10
を介して出力端子Ｉout に接続している。第１の係数器
１１は上記基本構成に対し、単位要素の１つだけをトラ
ンジスタのエミッタ面積が半分で抵抗値が２倍（２Ｒ）
の並列接続した２組の単位要素で構成し、このうちの一
方だけを１／８分配出力とし、もう一方の１／８分配出
力は電源Ｖｃｃに直接接続し、残りの単位要素のトラン
ジスタのコレクタ電流は１／４分配出力としてスイッチ
Ｓ5 、Ｓ7 、Ｓ9 を介して出力端子Ｉout に接続してい
る。
配器をそのまま用い、各トランジスタのコレクタ電流を
１／４分配出力としてスイッチＳ4 、Ｓ6 、Ｓ8 、Ｓ10
を介して出力端子Ｉout に接続している。第１の係数器
１１は上記基本構成に対し、単位要素の１つだけをトラ
ンジスタのエミッタ面積が半分で抵抗値が２倍（２Ｒ）
の並列接続した２組の単位要素で構成し、このうちの一
方だけを１／８分配出力とし、もう一方の１／８分配出
力は電源Ｖｃｃに直接接続し、残りの単位要素のトラン
ジスタのコレクタ電流は１／４分配出力としてスイッチ
Ｓ5 、Ｓ7 、Ｓ9 を介して出力端子Ｉout に接続してい
る。
【００２０】スイッチＳ0 〜Ｓ10のうち下位の４ビット
で制御する、スイッチＳ0 〜Ｓ3 は最初の実施例の場合
と同じである。下位５ビット目のデータが１のとき図４
に示したように下位４ビットを反転して制御する点も前
の実施例と同じである。上位の３ビットで制御するスイ
ッチＳ4 〜Ｓ10は入力デジタルデータの上位３ビットが
１だけ増加する毎に、前記電流分配器のＯＦＦ状態にあ
る出力スイッチを電流分配器間で交互に１つづつＯＮし
ていくような制御を行う。これは図４に示したように上
位３ビットをデコードしてデコード値に応じて０→１に
倒すスイッチの個数を１つづつ増やしていく。この上位
３ビットによるスイッチＳ4 〜Ｓ10の状態の変化を表し
たものを図５に示す。また下位４ビットによる制御とそ
のときの第１の係数器１１への出力電流８Ｉ1 の値と第
２の係数器１２への出力電流８Ｉ2 の値の変化を表した
ものを図６に示す。図５のＩout の記述式と図６のＩ１
の記述式よりトータルのアナログ電流出力特性は図２に
示したようなＤＡ変換特性となることがわかる。
で制御する、スイッチＳ0 〜Ｓ3 は最初の実施例の場合
と同じである。下位５ビット目のデータが１のとき図４
に示したように下位４ビットを反転して制御する点も前
の実施例と同じである。上位の３ビットで制御するスイ
ッチＳ4 〜Ｓ10は入力デジタルデータの上位３ビットが
１だけ増加する毎に、前記電流分配器のＯＦＦ状態にあ
る出力スイッチを電流分配器間で交互に１つづつＯＮし
ていくような制御を行う。これは図４に示したように上
位３ビットをデコードしてデコード値に応じて０→１に
倒すスイッチの個数を１つづつ増やしていく。この上位
３ビットによるスイッチＳ4 〜Ｓ10の状態の変化を表し
たものを図５に示す。また下位４ビットによる制御とそ
のときの第１の係数器１１への出力電流８Ｉ1 の値と第
２の係数器１２への出力電流８Ｉ2 の値の変化を表した
ものを図６に示す。図５のＩout の記述式と図６のＩ１
の記述式よりトータルのアナログ電流出力特性は図２に
示したようなＤＡ変換特性となることがわかる。
【００２１】回路形式からも明らかであるが、スイッチ
Ｓ4 〜Ｓ10の制御による上位ビットに相当する係数値の
制御は順次加算であり、仮に電流分配器を構成する各ト
ランジスタや抵抗に精度が悪いものがあっても、それは
出力電流に蓄積していくだけでどこか１点にひずみとな
って現れることはない。このように前述したような調整
回路用として不具合が生じやすい問題を回避している。
この回路を構成する素子は最も大きな素子比でも１：８
にとどまっており、同じ７ビットＤＡ変換器である従来
の図７の場合の１：６４に比べ１／８に減っている。
Ｓ4 〜Ｓ10の制御による上位ビットに相当する係数値の
制御は順次加算であり、仮に電流分配器を構成する各ト
ランジスタや抵抗に精度が悪いものがあっても、それは
出力電流に蓄積していくだけでどこか１点にひずみとな
って現れることはない。このように前述したような調整
回路用として不具合が生じやすい問題を回避している。
この回路を構成する素子は最も大きな素子比でも１：８
にとどまっており、同じ７ビットＤＡ変換器である従来
の図７の場合の１：６４に比べ１／８に減っている。
【００２２】このように、素子比の広がりも小さく抑え
られるため精度がとり易く、しかも素子サイズを大きく
しなくて済むため経済的である。得られるＤＡ変換特性
は、図４に示すように下位４ビットが飽和し、上位へ繰
り上がる位置で１データ分だけ出力が変化しない点がで
きる。これは前述したように調整用のＤＡ変換回路とし
て用いるときは全く問題にはならない。しかし、下位４
ビットデータとして通常の２進データに対しオール０ま
たはオール１のどちらか一方を抜いたデータ形式を用い
るならば、不感帯を完全になくすことができるし、この
データ形式を用いても、この実施例の特徴である変換特
性にひずみが少ない、という点はなんら損なわれるもの
ではない。
られるため精度がとり易く、しかも素子サイズを大きく
しなくて済むため経済的である。得られるＤＡ変換特性
は、図４に示すように下位４ビットが飽和し、上位へ繰
り上がる位置で１データ分だけ出力が変化しない点がで
きる。これは前述したように調整用のＤＡ変換回路とし
て用いるときは全く問題にはならない。しかし、下位４
ビットデータとして通常の２進データに対しオール０ま
たはオール１のどちらか一方を抜いたデータ形式を用い
るならば、不感帯を完全になくすことができるし、この
データ形式を用いても、この実施例の特徴である変換特
性にひずみが少ない、という点はなんら損なわれるもの
ではない。
【００２３】この発明は調整回路用のＤＡ変換回路に適
するが、これに限らず一般的なＤＡ変換回路としても広
い用途を見込むことができる。この場合不感点をなくす
ため下位ビットのみ通常の２進データに対しオール０ま
たはオール１のどちらか一方を抜いたデータ形式を用い
るならば、このような不感帯を完全になくすことができ
る。あるいはこのようなＤＡ変換を前提にシステム全体
としてこのようなデータ形式で扱うことも場合によって
は有効である。
するが、これに限らず一般的なＤＡ変換回路としても広
い用途を見込むことができる。この場合不感点をなくす
ため下位ビットのみ通常の２進データに対しオール０ま
たはオール１のどちらか一方を抜いたデータ形式を用い
るならば、このような不感帯を完全になくすことができ
る。あるいはこのようなＤＡ変換を前提にシステム全体
としてこのようなデータ形式で扱うことも場合によって
は有効である。
【００２４】
【発明の効果】以上説明したように、この発明における
ＤＡ変換回路では、下位ビットだけでリニアリティーが
決まり、このリニアリティーを維持したまま上位ビット
数を増やしていくことにより調整ダイナミックレンジを
伸ばしていくことができるという利点がある。言い替え
れば回路の素子精度を上げなくても、調整ダイナミック
レンジに対して調整分解能を細かくしていくことができ
る。
ＤＡ変換回路では、下位ビットだけでリニアリティーが
決まり、このリニアリティーを維持したまま上位ビット
数を増やしていくことにより調整ダイナミックレンジを
伸ばしていくことができるという利点がある。言い替え
れば回路の素子精度を上げなくても、調整ダイナミック
レンジに対して調整分解能を細かくしていくことができ
る。
【図１】この発明の一実施例を説明するためのＤＡ変換
器の回路構成図。
器の回路構成図。
【図２】この発明により得られるＤＡ変換器の変換特性
図。
図。
【図３】この発明の他の実施例を説明するための回路構
成図。
成図。
【図４】図３のＤＡ変換器のスイッチ制御を説明するた
めの説明図。
めの説明図。
【図５】図３のＤＡ変換器の上位３ビットのスイッチ制
御を説明するための説明図。
御を説明するための説明図。
【図６】図３のＤＡ変換器の下位４ビットのスイッチ制
御を説明するための説明図。
御を説明するための説明図。
【図７】従来の７ビット電流出力タイプのＤＡ変換回路
を説明するための回路構成図。
を説明するための回路構成図。
【図８】図７のＤＡ変換器の変換特性図。
ＩＮ…入力端子、電流源…８Ｉo 、４Ｉo 、２Ｉo 、Ｉ
o 、Ｓ0 〜Ｓ10…スイッチ、１1 …第１の係数器、１2
…第２の係数器、１３…スイッチ制御回路、１４…係数
値制御回路、Ｉout …出力端子。
o 、Ｓ0 〜Ｓ10…スイッチ、１1 …第１の係数器、１2
…第２の係数器、１３…スイッチ制御回路、１４…係数
値制御回路、Ｉout …出力端子。
Claims (9)
- 【請求項１】 ２のべき乗の比で重み付けされたＭビッ
ト分の電流源と、 入力電流を一定係数倍して出力する第１および第２の係
数器と、 前記第１および第２の係数器に、前記電流源のどの電流
源を入力するかを切り換えるスイッチ群と、 入力デジタルデータの下位Ｍ＋１ビットにより前記スイ
ッチ群を制御する手段と、 前記入力デジタルデータの上位Ｎビットにより前記第１
および第２の係数器の係数値を制御する手段と、 前記第１および第２の係数器の合成出力をアナログに変
換された出力電流として取り出す出力部とからなること
を特徴とするＤＡ変換回路。 - 【請求項２】 ２のべき乗の比で重み付けされたＭビッ
ト分の電圧源と、 入力電圧を一定係数倍して出力する第１および第２の係
数器と、 前記第１および第２の係数器に、前記電圧源のどの電圧
源を入力するかを切り換えるスイッチ群と、 前記スイッチ群を介して前記第１および第２の係数器の
それぞれに得られた電圧を全て加算して前記係数器への
入力とする第１および第２の加算器と、 前記第１および第２の係数器の出力を加算する第３の加
算器と、 入力デジタルデータの下位Ｍ＋１ビットにより前記スイ
ッチ群を制御する手段と、 入力デジタルデータの上位Ｎビットで前記係数器の係数
値を制御する手段と、 前記第３の加算器の出力をアナログに変換された出力電
圧を得る出力部とからなることを特徴とするＤＡ変換回
路。 - 【請求項３】 下位Ｍ＋１ビットのデータによるスイッ
チ群の制御は、下位Ｍビットで重みの軽い方から２進順
に１カウントつづの増加制御または減少制御を行い、下
位からＭ＋１ビット目のデータで前記スイッチ制御の増
減を切り換え、上位Ｎビットのデータによる制御は、デ
ータが１だけ増加する毎に第１および第２の係数器の係
数値を交互にしかも係数値どうしの大小関係が反転する
ように制御を行うことを特徴とする請求項１または請求
項２記載のＤＡ変換回路。 - 【請求項４】 下位Ｍ＋１ビットのデータによるスイッ
チ群の制御は、下位からＭ＋１ビット目のデータで下位
Ｍビットのデータのビット反転をするかしないかを切り
換え、前記処理を受けた下位Ｍビットで重みの軽い方か
ら２進順に１カウントつづの増加制御または減少制御を
行い、上位Ｎビットのデータによる制御は、データが１
だけ増加する毎に第１および第２の係数器の係数値を交
互にしかも係数値どうしの大小関係が反転するよう制御
を行うことを特徴とする請求項１または請求項２記載の
ＤＡ変換回路。 - 【請求項５】 下位Ｍビットデータとして、通常の２進
データに対し、オール０またはオール１のどちらか一方
を抜いたデータ形式を用いることを特徴とする請求項１
または請求項２記載のＤＡ変換回路。 - 【請求項６】 第１の係数器は、２個の２-N分配路と２
(N-1) −１個の２-( N-1)分配路を持つ第１の電流分配器
と、第２の係数器として２(N-1) 個の２-(N- 1)分配路を
持つ第２の電流分配器とを持ち、２-N分配出力は１つだ
けを前記出力端子に直接接続し、２-(N-1)分配出力はそ
れぞれの出力スイッチを介して出力端子へ接続し、入力
デジタルデータの上位Ｎビットが１だけ増加する毎に、
前記電流分配器のＯＦＦ状態にある出力スイッチを電流
分配器間で交互に１つづつＯＮしていくとともに、下位
ＭビットによるＭビット分の電流源の前記電流分配器へ
の切り換えスイッチの２進制御の増減を下位からＭ＋１
ビット目のデータで切り換えることにより、出力端子に
入力デジタルデータに対応したアナログ電流出力を得る
ことを特徴とする請求項１記載のＤＡ変換回路。 - 【請求項７】 電流分配器として、トランジスタとその
エミッタに一端を接続した抵抗とを単位要素として、抵
抗値の等しい単位要素２(N-1) 個に対しベース端を共通
の基準電位に接続し、エミッタに接続していない側の抵
抗端を共通に接続して電流入力端子とした回路を２系統
備え、このうちの一方の回路を第１の電流分配器として
１つの単位要素だけそのトランジスタのコレクタ電流を
さらに２等分する手段を有し、２等分したうちの一方だ
けを２-N分配出力とし、残りの単位要素のトランジスタ
のコレクタ電流を２(N-1) −１個の２-(N-1)分配出力と
し、もう一方の回路を第２の電流分配器として各単位要
素のトランジスタのコレクタ電流をそのまま２(N-1) 個
の２-(N-1)分配出力とすることを特徴とする請求項６記
載のＤＡ変換回路。 - 【請求項８】 第１の電流分配器のうちの１つの単位要
素に対し電流を２等分する手段は、この単位要素の代わ
りに、ベース端を共通の基準電位に接続しエミッタに接
続していない側の抵抗端を共通に接続した共通値の２倍
の抵抗値を持つ２つの単位要素に置き換え、このうちの
一方の単位要素のコレクタ出力を２等分出力とすること
を特徴とする請求項７記載のＤＡ変換回路。 - 【請求項９】 第１の電流分配器のうちの１つの単位要
素に対し電流を２等分する手段は、この単位要素のコレ
クタ出力端を、別の抵抗値の等しい２つの単位要素で構
成する第３の電流分配器のエミッタに接続していない側
の抵抗端の共通接続点に接続し、前記第３の電流分配器
のベース端を前記共通基準電位とは異なる基準電位に接
続し、前記第３の電流分配器の一方のコレクタ出力を２
等分出力とすることを特徴とする請求項７記載のＤＡ変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11299494A JP3465957B2 (ja) | 1994-05-26 | 1994-05-26 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11299494A JP3465957B2 (ja) | 1994-05-26 | 1994-05-26 | Ｄａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321660A true JPH07321660A (ja) | 1995-12-08 |
| JP3465957B2 JP3465957B2 (ja) | 2003-11-10 |
Family
ID=14600767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11299494A Expired - Fee Related JP3465957B2 (ja) | 1994-05-26 | 1994-05-26 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3465957B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000059115A1 (en) * | 1999-03-30 | 2000-10-05 | Lucent Technologies Inc. | Electric current divider |
| JP2012511876A (ja) * | 2008-12-12 | 2012-05-24 | アナログ ディヴァイスィズ インク | ディザ追加型増幅器 |
-
1994
- 1994-05-26 JP JP11299494A patent/JP3465957B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000059115A1 (en) * | 1999-03-30 | 2000-10-05 | Lucent Technologies Inc. | Electric current divider |
| JP2012511876A (ja) * | 2008-12-12 | 2012-05-24 | アナログ ディヴァイスィズ インク | ディザ追加型増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3465957B2 (ja) | 2003-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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