JPH0442613A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タ等の高速論理集積回路装置に搭載されるＳＰＬ　（Ｓ
ｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏｇｉｃ）回路
に利用して特に有効な技術に関する。

〔従来の技術〕

入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
ＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉ
ｃ）回路がある。また、ＮＴＬ回路の出力エミッタフォ
ロア回路をアクティブプルダウン回路に置き換えたいわ
ゆるＳＰＬ回路がある。

ＳＰＬ回路は、第６図に例示されるように、回路の接地
電位及び電電源圧間にトーテムポール形態に設けられる
一対の出力トランジスタＴ３及びＴ４を含む、このうち
、出力トランジスタＴ４のベースには、キャパシタＣＩ
及び抵抗Ｒ４からなる微分回路を介して、入力トランジ
スタＴ１のエミッタ電圧すなわち位相分割回路の非反転
出力信号の微分信号が供給される。これにより、出力ト
ランジスタＴ４は、ＳＰＬ回路のアクティブプルダウン
回路として作用する０回路の接地電位と上記出力トラン
ジスタＴ４のベースとの間には、そのベースに所定のバ
イアス電圧■８を受けるトランジスタＴ２が設けられる
。このトランジスタＴ２は、上記抵抗Ｒ４とともにバイ
アス回路を構成し、出力トランジスタＴ４に対してそれ
がオン状態とされる直前のバイアス電圧を与える。これ
により、ＳＰＬ回路の感度が高められる。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとするａｌｌ） ところが、上記のような従来のＳＰＬ回路には次のよう
な問題点があることが、本願発明者等によって明らかと
なった。すなわち、上記第６図のＳＰＬ回路において、
バイアス回路を構成するトランジスタＴ２のベースに与
えられるバイアス電圧Ｖｔは、複数の５ＰＬｉｌ路に共
通に設けられた電圧発生回路により形成され、比較的長
い供給配線を介して伝達される。また、このバイアス電
圧ＶＢが比較的安定なレベルとされるのに比べて、５Ｐ
ＬＩ回路の電電源圧Ｖ　Ｅｌ！　ｌの電位は、複数の出
力トランジスタＴ４が選択的にオン状態とされることで
、変動を呈する。このため、トランジスタＴ２に与えら
れる実質的なバイアス電圧ｖ８の値が変動し、相応して
ＳＰＬ回路の高感度化が制限されるものである。

この発明の目的は、ＳＰＬ回路のバイアス用トランジス
タに与えられるバイアス電圧を安定化し最適化すること
にある。

この発明の他の目的は、ＳＰＬ回路の感度及び高周波特
性をさらに高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、高速論理集積回路装置等に搭載されるＳＰＬ
回路のそれぞれに、例えば、回路の接地電位とバイアス
用トランジスタのベースとの間に設けられる抵抗手段と
、上記バイアス用トランジスタのベースと回路の電電源
圧との間に直列形態に設けられる２個のダイオードとか
らなる電圧発生回路を設けるものである。

〔′作　用〕

上記した手段によれば、ＳＰＬ回路のバイアス用トラン
ジスタに与えられる実質的なバイアス電圧を安定化し、
最適化できる。その結果、ＳＰＬ回路の感度をさらに高
め、その高周波特性を高めることができる。

〔実に例１〕 第１図には、この発明が通用されたＳＰＬ回路の第１の
実施例の回路図が示されている。同図をもとに、この実
施例のＳＰＬ回路の構成と動作の概要ならびにその特徴
について説明する。

なお、以下の実施例に示されるＳＰＬ回路は、特に制限
されないが、高速コンピュータ等の高速論理集積回路装
置に搭載される。ＳＰＬ回路を構成する各回路素子は、
特に制限されないが、高速論理集積回路装置を構成する
他の回路素子とともに、単結晶シリコンのような１個の
半導体基板上に形成される。以下の回路図において、図
示されるトランジスタ（この明細書では、バイポーラト
ランジスタのことを単にトランジスタと略称する）は、
特に制限されないが、すべてＮＰＮ型トランジスタであ
る。

第１図において、この実施例の５ＰＬＩ回路は、特に制
限されないが、入力信号Ｓ■を受ける入力トランジスタ
ＴＩを含む、この入力トランジスタＴＩのコレクタは、
抵抗Ｒ１を介して回路の接地電位（第１の電電源圧）に
結合され、そのエミ。

りは、抵抗Ｒ２を介して回路の電電源圧ＶＥＥ＋　　（
第２の電電源圧）に結合される。これにより、上記入力
トランジスタＴＩならびに抵抗Ｒ１及びＲ２は、ＳＰＬ
回路の位相分割回路を構成する。この実施例において、
回路の電電源圧Ｖ　ＥＥ　Ｉは、特に制限されないが、
例えば−２，Ｏｖのような負の電電源圧とされる。

ＳＰＬ回路は、さらに、回路の接地電位及び電電源圧Ｖ
　ＥＥ１間にトーテムポール形態に設けられる一対の出
力トランジスタＴ３（第１の出力トランジスタ）及びＴ
４（第２の出力トランジスタ）を含む、このうち、出力
トランジスタＴ３のベースは、上記位相分割回路の反転
出力ノードすなわち入力トランジスタＴｌのコレクタに
結合され、出力トランジスタＴ４のベースは、キャパシ
タＣ■を介して、上記位相分割回路の非反転出力ノード
すなわち入力トランジスタＴＩのエミッタに結合される
。出力トランジスタＴ４のベースと回路の電電源圧Ｖ　
ＥＥ　＋　との間には、上記キャパシタＣＩとともに微
分回路を構成する抵抗Ｒ４が設けられる。また、出力ト
ランジスタＴ３及びＴ４の共通結合されたエミフタ及び
コレクタは、ＳＰＬ回路の出力端子ＳＯに結合される。

これにより、出力トランジスタＴ３及びＴ４は、いわゆ
るプッシュプル出力回路を構成し、出力トランジスタＴ
４とキャパシタＣｔ及び抵抗Ｒ３からなる微分回路は、
出力トランジスタＴ３に対するアクティブプルダウン回
路として作用する。

回路の接地電位と上記出力トランジスタＴ４のベースと
の間には、バイアス用トランジスタＴ２が設けられる。

この実施例において、回路の接地電位とバイアス用トラ
ンジスタＴ２のベースとの間には抵抗Ｒ３（第１の抵抗
手段）が設けられ、上記トランジスタＴ２のベースと回
路の電電源圧ＶＥＥＩ　との間には、２個のダイオード
ＤＩ及びＤ２が直列形態に設けられる。これらの抵抗Ｒ
３ならびにダイオードＤＩ及びＤ２は、トランジスタＴ
２に対して所定のバイアス電圧を与える電圧発生回路を
構成する。すなわち、回路の電電源圧■ＥＥＩの絶対値
をＶ　ＥＥ　Ｉとし、ダイオードＤＩ及びＤ２の順方向
電圧をＶＤＦとするとき、トランジスタＴ２に与えられ
るバイアス電圧ＶＢは、Ｖｓ−−（ＶＥＥＩ　　　２Ｘ
ＶＤＦ）となる、この実施例において、ダイオードＤｉ
及びＤ２は、ＮＰＮ型のバイポーラトランジスタをもと
に形成される。したがって、上記バイアス電圧Ｖ１Ｂは
、バイポーラトランジスタのベース−エミッタ電圧をｖ
Ｂεとするとき、 Ｖｅ　＝　−（ＷＥＥｔ　　２　ｘ　ＶＢＥ）となる、
これにより、トランジスタＴ２には、回路の電電源圧Ｖ
　ＥＥ　ｌの変動やプロセス変動の影響を受けることな
く、実質的に２段積みされるトランジスタＴ２及び出力
トランジスタＴ４の合成ベース・エミッタ電圧すなわち
２×ｖ８εに相当する安定したバイアス電圧Ｖｓが与え
られる。

トランジスタＴ２は、上記微分回路を構成する抵抗Ｒ４
とともに、出力トランジスタＴ４に対するバイアス回路
を構成する。このとき、出力トランジスタＴ４には、そ
のベース・エミッタ電圧■ＢＭに相当するバイアス電圧
が与えられる。このため、出力トランジスタＴ４は、オ
ン状態となる直前の状態にバイアスされる。＃述のよう
に、トランジスタＴ２を介して出力トランジスタＴ４Ｃ
与えられるバイアス電圧は、回路の電電源圧Ｖ　ＨＥ　
１の変動やプロセス変動の影響を受けることなく安定な
ものとされ、その値は、最適値すなわち出力トランジス
タＴ４のベース・エミッタ電圧ＶＢＥとされる。その結
果、ＳＰＬ回路の感度が充分に高められ、その高周波特
性が高められる。

入力信号ＳＩがハイレベルとされるとき、位相分割回路
では、その反転出力信号が所定のロウレベルとなり、非
反転出力信号が所定のハイレベルとなる０位相分割回路
の反転出力信号のロウレベルは、出力トランジスタＴ３
のベースにそのまま伝達され、非反転出力信号の立ち上
がり変化は、キャパシタＣ１及び抵抗Ｒ４からなる微分
回路を介して、出力トランジスタＴ４のベースに伝達さ
れる。このため、出力トランジスタＴ３はオフ状態とな
り、出力トランジスタＴ４が一時的にオン状態となる。

したがって、ＳＰＬ回路の出力信号ＳＯは、急速に回路
の電電源圧ＶＥＥ＋のようなロウレベルとされる。

一方、入力信号５１がロウレベルとされると、位相分割
回路では、その反転出力信号がハイレベルとなり、非反
転出力信号がロウレベルとなる。

位相分割回路の反転出力信号のハイレベルは、同様に、
そのまま出力トランジスタＴ３のベースに伝達され、非
反転出力信号の立ち下がり変化は、上記微分回路を介し
て出力トランジスタＴ４のベースに伝達される。このた
め、出力トランジスタＴ４は急速にオフ状態となり、代
わって出力トランジスタＴ３がオン状態となる。その結
果、５ＰＬＩ！路の出力信号ＳＯは、はぼ−ＶＩＥのよ
うなハイレベルとされる。

つまり、出力信号ＳＯのレベルは、 ５ｏ−５１ なる論理条件に基づいて選択的にハイレベルとされ、第
１図のＳＰＬ回路は、実質的にインバータ回路として＠
能する。

以上のように、この実施例のＳＰＬ回路は、回路の接地
電位及び電電源圧Ｖ　ＥＥ　１間にトーテムポール形態
に設けられる一対の出力トランジスタＴ３及びＴ４を含
み、出力トランジスタＴ４に所定のバイアス電圧を与え
るバイアス用トランジスタＴ２と、さらにこのバイアス
用トランジスタＴ２に所定のバイアス電圧ＶＢを与える
電圧発生回路とをそれぞれ含む、この実施例において、
上記電圧発生回路は、トランジスタＴ２のベースと回路
の電電源圧Ｖ（Ｅｌとの間に直列形態に設けられかつＮ
ＰＮ型バイポーラトランジスタによ）て構成される２個
のダイオードＤＩ及びＤ２を含み、その出力電圧すなわ
ちバイアス電圧ＶＢと回路の電電源圧ＶＥＥＩとの電位
差は、回路の電電源圧ＶＩＥ１の変動やプロセス変動の
影響を受けることなく２ＸＶ！ＩＥとされる。このため
、出力トランジスタＴ４には、最適値すなわちそのベー
ス・エミッタ電圧ＶＩＦに相当する安定したバイアス電
圧が与えられる。その結果、ＳＰＬ回路の感度がさらに
高められ、その高周波特性が高められる。

なお、この実施例のＳＰＬ回路の電圧発生回路を構成す
るダイオードＤｉ及びＤ２は、前述のように、ＮＰＮ型
バイポーラトランジスタにより構成される９本願発明者
等は、高速論理集積回路装置等の半導体基板上に共通の
回路素子を用意し、これらの回路素子を必要とされる伝
達特性に応して選択的に組み合わせることで１．Ｓ　Ｐ
　Ｌ回路又はＮＴＬ回路を選択的に構成することが効果
的と考えている。この実施例のように、例えばＮＴＬ回
路を構成する一部のバイポーラトランジスタや抵抗を、
電圧発生回路を構成するためのダイオードＤＩ及びＤ２
ならびに抵抗Ｒ３等として用いることで、ＳＰＬ回路ご
とに電圧発生回路が設けられることの無駄を節約するこ
とができる。

（実施例２〕 第２図には、この発明が適用されたＳＰＬ回路の第２の
実施例の回路図が示されている。この実施例のＳＰＬ回
路は、特に制限されないが、上記第１図の実施例を基本
的に踏襲するものであり、トランジスタＴ１ないしＴｊ
、ダイオードＤｉ及びＤ２．キャパシタＣＩならびに抵
抗Ｒ１ないしＲ４は、第１図のトランジスタＴｌないし
Ｔｊ。

ダイオードＤＩ及びＤ２．キャパシタＣ１ならびに抵抗
Ｒ１ないしＲ４にそれぞれそのまま対応する。以下、第
１図の実施例と興なる部分についてのみ、説明を追加す
る。

第２ＷＪにおいて、ＳＰＬ回路は、特に制限されないが
、回路の接地電位（第１の電電源圧）と電＃ｌ＠圧Ｖ　
Ｅｌ！　ｌ及びＶＥＩＬ（第２の電電源圧）ヲソの動作
ｔＳとする。このうち、回路の電電源圧ＶＥＥ１には、
位相分割回路を構成する抵抗Ｒ２が終端され、回路の電
電源圧Ｖ　ＥＥ　Ｌには、出力トランジスタＴ４のエミ
ッタと抵抗Ｒ４ならびにダイオードＤ２のカソードが終
端される。この実施例において、回路の電電源圧Ｖ　Ｔ
ＥＥ　Ｉは、−２，ＯＶのような負のｌｉ電電源圧され
、回路の電電源圧■εＥＬは、特に制限されないが、−
３，ＯＶのような負の電電源圧とされる。

前述のように、出力トランジスタＴ４のエミッタが終端
される回路の電電源圧Ｖ　ＥＥ　Ｌは、比較的コンダク
タンスの大きな出力トランジスタＴ４が選択的にオン状
態とされることで、その電位が変動する。この実施例の
ように、これらの出力トランジスタＴ４等が終端される
電電源圧と、入力信号Ｓｌを受ける位相分割回路の動作
電源を分離することて、ＳＰＬ回路の動作が安定化され
る。言うまでもな（、この実施例の５ＰＬＩｉ路でも、
上記第１図の実施例によって得られるいくつかの効果が
同様に得られる。

〔実施例３〕 第３ＷＪには、この発明が適用されたＳＰＬ回路の第３
の実施例の回路図が示されている。この実施例のＳＰＬ
回路は、上記第１図及び第２ＷＪの実施例を基本的に踏
襲するものであって、トランジスタＴ１ないしＴｊとキ
ャパシタＣＩならびに抵抗Ｒ１及びＲ２は、第１図及び
第２図のトランジスタＴｌないしＴｊとキャパシタＣＩ
ならびに抵抗Ｒ１及びＲ２にそれぞれそのまま対応する
。以下、第１図及び第２図の実施例と異なる部分につい
てのみ、説明を追加する。

第３図において、ＳＰＬ回路は、特に制限されないが、
回路の接地電位（第１の電電源圧）と電電源圧Ｖｒｒ（
第２の電電源圧）及びＶＥＥＩ（第３の電電源圧）を動
作電源とする。このうち、回路の電電源圧Ｖ　ＥＥ　１
には、位相分割回路を構成する抵抗Ｒ２が終端され、回
路の電電源圧ＶＴＴには、出力トランジスタＴ４のエミ
ッタと抵抗Ｒ４ならびに後述する抵抗Ｒ８が終端される
。ここで、回路の電電源圧ＶＥＥＩは、−２，ＯＶのよ
うな負の電電源圧とされ、回路の電電源圧ＶＴＴは、特
に制限されないが、−１，８Ｖのような負の電電源圧と
される。この電電源圧ＶＴｒの絶対値は、第５図に示さ
れるＮＴＬｌ路の電電源圧ＶＴｒの絶対値に対応され、
これによってＳＰＬ回路及びＮＴＬ回路を同一の半導体
基板上に効率良く混載できる。

この実施例において、バイアス用トランジスタＴ２に所
定のバイアス電圧ＶＢを与えるための電圧発生回路は、
特に制限されないが、回路の接地電位と上記トランジス
タＴ２のベースとの間に設けられる抵抗Ｒ５（第１の抵
抗手段）と、上記トランジスタＴ２のベースと回路の電
電源圧ＶＴＴとの間に直列形態に設けられるダイオード
Ｄ４ならびに抵抗Ｒ８（第２の抵抗手段）とにより構成
される。これにより、トランジスタＴ２に与えられるバ
イアス電圧ＶＢの値は、回路の電＃Ｉ電圧ＶＴｒの絶対
値をｖｒｒとし、電圧発生回路内に流される電流の値を
１１とするとき、 Ｖ、−−Ｒ６ＸＩ　１ ＝−Ｒ６Ｘ　（Ｖｔｒ　　ＶＩＥ）／　（Ｒ５中Ｒ６）
となる０周知のように、上記電流１１の温度特性ＰＴは
、周辺温度をＴｊとするとき、 ＰＴ−δＩＩ／δＴｊ ＝　（１／　（Ｒ５中Ｒ６））ｘδＶａｉ：／δＴｊと
なる。その結果、抵抗Ｒ５及びＲ６を適切な抵抗値とす
ることで、バイアス電圧ＶＢならびにその温度特性を任
意に設定し、最適化できる。

〔実施例４〕 第４図には、この発明が通用された５ＰＬＷＡ路の第４
の実施例の回路図が示されている。この実施例のＳＰＬ
回路は、特に１ｉｌＪ限されないが、上記第３図の実施
例を基本的に踏襲するものであり、トランジスタＴｌ、
Ｔ３及びＴ４とキャパシタＣ１ならびに抵抗Ｒ１及びＲ
２は、第３ＷＪのトランジスタＴ１．Ｔ３及びＴ４とキ
ャパシタＣＩならびに抵抗Ｒ１及びＲ２にそれぞれその
まま対応する。以下、第３図の実施例と興なる部分につ
いてのみ、説明を追加する。

第４図において、５ＰＬＩ回路は、バイアス用トランジ
スタを含まず、これに代えて、回路の接地電位と出力ト
ランジスタＴ４のベースとの間に設けられる抵抗Ｒ７（
第３の抵抗手段）と、上記出力トランジスタＴ４のベー
スと回路の電電源圧Ｖ訂との間に直列形態に設けられる
ダイオードＤ４及び抵抗Ｒ８（第４の抵抗子＆）とから
なる電圧発生回路を備える。ＳＰＬ回路は、さらに、出
力トランジスタＴ４のベースと位相分Ｍ回路の非反転出
力ノードとの間に設けられ実質的に上記ダイオードＤ４
及び抵抗Ｒ８とともに微分回路を構成するキャパシタＣ
１（容量手段）を含む、これにより、出力トランジスタ
Ｔ４には、 ｖｓ　’　　−”−Ｒ８Ｘ　Ｉ　２ ＝　　Ｒ８Ｘ　（ＶＴＴ−ＶｓＥ）／　（Ｒ７＋Ｒ８）
なるバイアス電圧ｖＢ″が与えられる。言うまでもなく
、バイアス電圧■Ｂ°は、抵抗Ｒ７及びＲ８の抵抗値を
適切に設計することで、その温度特性とともに最適化さ
れ、出力トランジスタＴ４がオン状態となる直前の値に
設定される。また、バイアス用トランジスタが省略され
ることで、ＳＰＬ回路の構成が簡素化され、その低コス
ト化が図られるものとなる。

以上の複数の実施例に示されるように、この発明を高速
コンピュータ等の高速論理集積回路装置に搭載されるＳ
ＰＬ回路に適用することで、次のような作用効果が得ら
れる。すなわち、（１）高速論理集積回路装置等に搭載
されるＳＰＬ回路のそれぞれに、例えば、回路の接地電
位とバイアス用トランジスタのベースとの間に設けられ
る抵抗手段と、上記バイアス用トランジスタのベースと
回路の電電源圧との間に直列形態に設けられる２個のダ
イオードとからなる電圧発生回路を設けることで、バイ
アス用トランジスタに与えられるバイアス電圧を最適化
し、かつ電電源圧の変動ならびにプロセス変動の影響を
受けることなく安定化できるという効果が得られる。

（２）上記（１）項により、ＳＰＩ、回路の感度をさら
に高め、その高周波特性を高めることができるという効
果が得られる。

（田上記＜ｉ）項及び（２）項において、ＳＰＬ回路の
電圧発生回路を、回路の接地電位とバイアス用トランジ
スタのベースとの間に投けられる抵抗手段と、上記バイ
アス用トランジスタのベースと回路の電電源圧との間に
直列形態に設けられるダイオード及び抵抗手段とにより
構成することで、その温度特性を最適化しつつ、バイア
ス用トランジスタに与えられるバイアス電圧を最適化で
きるため、ＳＰＬ回路の感度をさらに高め、その高周波
特性を高めることができるという効果が得られる。

（４）高速論理集積回路装置等に搭載されるＳＰＬ回路
のそれぞれに、例えば、回路の接地電位とアクティブプ
ルダウン回路を構成する出力トランジスタジスタのベー
スとの間に設けられる抵抗手段と、上記出力トランジス
タのベースと回路の電電源圧との間に直列形態に設けら
れるダイオード及び抵抗手段とからなる電圧発生回路を
設けることで、ＳＰＬ回路の構成を簡素化しつつ、出力
トランジスタに与えられるバイアス電圧を最適化できる
ため、ＳＰＬ回路の感度及び高周波特性をさらに高める
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図ないし
第４Ｗにおいて、ＳＰＬ回路は、位相分割回路を構成す
る入力トランジスタの数や接続形態を変えることで、任
意の入力数や論理機能を持つことができる。また、ＳＰ
Ｌ回路は、出力端子ＳＯのレベルを安定化するためのク
ランプ回路及びレベル保持回路を備えることができるし
、さらに上記クランプ回路を構成するトランジスタに所
定のバイアス電圧を与えるための他の電圧発生回路を備
えることもできる。ＳＰＬ回路の具体的回路構成や電電
源圧の組み合わせならびにトランジスタの導電型等は、
種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるＳＰＬ回路に適用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ集８回路や各種の専用論理集積回路装置等に
搭載される同様なＳＰＬ回路にも通用できる０本発明は
、少なくともアクティブプルダウン回路ならびにこれに
所定のバイアス電圧を与えるバイアス回路を含む論理回
路あるいはこのような論理回路を含む半導体集積回路装
置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、高速論理集積回路装置等に搭載されるＳ
ＰＬ回路のそれぞれに、例えば、回路の接地電位とバイ
アス用トランジスタのベースとの間に設けられる抵抗手
段と、上記バイアス用トランジスタのベースと回路＠源
電圧との間に直列形態に設けられる２個のダイオードと
からなる電圧発生回路を設けることで、バイアス用トラ
ンジスタに与えられる実質的なバイアス電圧を安定化し
、最適化することができる。その結果、ＳＰＬ回路の感
度をさらに高め、その高周波特性を高めることができる
。

【図面の簡単な説明】

第１図は、この発明が適用されたＳＰＬ回路の第１の実
施例を示す回路図、 第２図は、この発明が適用されたＳＰＬ回路の第２の実
施例を示す回路図、 第３図は、この発明が通用されたＳＰＬ回路の第３の実
施例を示す回路図、 第４図は、この発明が通用されたＳＰＬ回路の第４の実
施例を示す回路図、 第５図は、＠３図又は第４図のＳＰＬ回路が搭載される
高速論理集積回路装置にあわせて搭載されるＮＴＬ回路
の一例を示す回路図、 第６図は、従来のＳＰＬ回路の一例を示す回路図である
。 Ｔｌ−７６・・・ＮＰＮ型バイポーラトランジスタ、Ｄ
ｉ−Ｄ４・・・ダイオード、Ｃ１・・・キャパシタ、Ｒ
１−Ｒ１１・・・抵抗。 第１図 第２図 第 図 第 図 ＥＥＩ ＴＴ 第 図 第 図 ■εＥｒ

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受ける位相分割回路と、第１の電源電圧
   と回路の出力端子との間に設けられそのベースに上記位
   相分割回路の反転出力信号を受ける第１の出力トランジ
   スタと、上記回路の出力端子と第２の電源電圧との間に
   設けられる第２の出力トランジスタと、上記位相分割回
   路の非反転出力ノードと上記第２の出力トランジスタの
   ベースとの間に設けられる微分回路と、第１の電源電圧
   と上記第２の出力トランジスタのベースとの間に設けら
   れるバイアス用トランジスタと、上記バイアス用トラン
   ジスタに所定のバイアス電圧を与える電圧発生回路とを
   含むことを特徴とする論理回路。 ２、上記電圧発生回路は、第１の電源電圧と上記バイア
   ス用トランジスタのベースとの間に設けられる第１の抵
   抗手段と、上記バイアス用トランジスタのベースと第２
   の電源電圧との間に直列形態に設けられるダイオード及
   び／又は第２の抵抗手段とを含むものであることを特徴
   とする特許請求の範囲第１項記載の論理回路。 ３、上記位相分割回路は、第１及び第３の電源電圧を動
   作電源とするものであって、上記第１及び第２の電源電
   圧の電位差の絶対値は、第１及び第３の電源電圧の電位
   差の絶対値より小さくされるものであることを特徴とす
   る特許請求の範囲第１項又は第２項記載の論理回路。 ４、上記論理回路は、高速コンピュータ等の高速論理集
   積回路装置に搭載されるＳＰＬ回路であることを特徴と
   する特許請求の範囲第１項、第２項又は第３項記載の論
   理回路。 ５、入力信号を受ける位相分割回路と、第１の電源電圧
   と回路の出力端子との間に設けられそのベースに上記位
   相分割回路の反転出力信号を受ける第１の出力トランジ
   スタと、上記回路の出力端子と第２の電源電圧との間に
   設けられる第２の出力トランジスタと、上記位相分割回
   路の非反転出力ノードと上記第２の出力トランジスタの
   ベースとの間に設けられる容量手段と、第１の電源電圧
   と上記第２の出力トランジスタのベースとの間に設けら
   れる第３の抵抗手段と、上記第２の出力トランジスタの
   ベースと第２の電電源圧との間に直列形態に設けられる
   ダイオード及び第４の抵抗手段とを含むことを特徴とす
   る論理回路。 ６、上記論理回路は、高速コンピュータ等の高速論理集
   積回路装置に搭載されるＳＰＬ回路であることを特徴と
   する特許請求の範囲第５項記載の論理回路。