JPH0448822A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タ等の高速論理集積回路装置に搭載されるＳ　Ｐ　Ｌ　
（Ｓ　ｕｐｅｒ　　Ｐ　ｕｓｈ−ｐｕｌｌ　　Ｌ　ｏｇ
ｉｃ）回路に利用して特に有効な技術に関する。

Ｃ従来の技術〕 入力信号を受ける位相分割回路と、この位相分割回路の
反転出力信号を伝達する出力エミッタフォロア回路とを
含むＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄｌ、　ｏ
ｇｉｃ）回路がある。また、ＮＴＬ回路の出力部をアク
ティブプルダウン回路に置き換えたいわゆるＳＰＬ回路
がある。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、上記に記載され
るような従来のＳＰＬ回路にいくつかの改良を加えた第
４ＷＪのようなＳＰＬ回路を開発した。すなわち、ｇＪ
４図において、ＳＰＬ回路は、位相分割回路の反転出力
信号すなわち入力トランジスタＴｌのコレクタ電位の立
ち上がりを高速化するためのＰチャンネルＭＯ３ＦＥＴ
Ｑｌと、出力信号ＳＯをクランプしてアンダーシュート
ノイズを抑制するためのダイオードＤ１とを含む、また
、ＳＰＬ回路は、抵抗Ｒ５とダイオードＤ３及びＤ４か
らなりバイアス用トランジスタＴ２に所定のバイアス電
圧を与えるバイアス電圧発生回路と、出力信号ＳＯを帰
還させることで回路のインパルス応答性を高めるための
キャパシタＣ２Ｇ含む、これらの結果、ＳＰＬ回路は、
その動作がさらに高速化され、安定化される。

ところが、上記第４図のＳＰＬ回路には、次のような問
題点が残されていることが、本願発明者等によって明ら
かとなった。すなわち、上記第４図のＳＰＬ回路では、
トランジスタＴ２を中心とするバイアス電圧発生回路と
プルダウン用の出力トランジスタＴ４が、いわゆるカレ
ントミラー回路をａ成する。そして、このカレントミラ
ー回路の電源電圧ＶＥＥ側からみたインピーダンスＺＥ
は、後述するように、バイアス電圧発生回路を構成する
抵抗Ｒ５の抵抗値Ｒ５に対して、ＺＥ’ＩＲ５／３ のような値となる。

第４図のＳＰＬ回路において、上記抵抗Ｒ５の抵抗値は
、例えば１６．８　ＫΩ（キロオーム）程度を必要とし
、上記インピーダンスＺＥは、例えば５．６にΩのよう
な比較的大きな値となる。このため、プルダウン用出力
トランジスタＴ４がオン状態とされこれを介して回路の
出力端子ＳＯに結合される置注容量のディスチャージ電
流が流されるとき、言い換えるならば回路の出力信号ｓ
ｏがハイレベルからロウレベルに変化されるとき、第２
図に点線で示されるように、電源電圧ＶＥＲに比較的大
きな電源ノイズが発注し、これによってＳＰＬ回路の動
作が不安定なものとなる。

この発明の目的は、ＳＰＬ回路等の電源電圧側からみた
インピーダンスを削減することにある。

この発明の他の目的は、ＳＰＬ回路等の電源ノイズを抑
制し、その動作を安定化することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（ｍｌ！ｉを解決するための手段） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＳＰＬ回路のプルダウン用出力トランジスタ
に所定のバイアス電圧を与えるバイアス回路を、第１の
電源電圧と上記出力トランジスタのベースとの間に設け
られるバイアス用トランジスタと、実質的にｊ８１の電
源電圧と上記バイアス用トランジスタのベースとの間に
直列形態に設けられるダイオード及び抵抗手段と、実質
的に上記バイアス用トランジスタのベースと第２の電源
電圧との間に直列形態に設けられる２個のダイオードと
により構成する。

〔作　用〕

上記した手段によれば、第１の電源電圧とバイアス用ト
ランジスタのベースとの間に結合される抵抗値を削減で
きるため、バイアス回路とプルダウン用出力トランジス
タからなるカレントミラー回路の電渾電圧側からみたイ
ンピーダンスを削減し、プルダウン用出力トランジスタ
の電流引き込みにともなう電源変動を抑制することがで
きる。

その結果、ＳＰＬ回路の電源ノイズを抑制し、その動作
を安定化することができる。

〔実施例〕

第１図には、この発明が通用されたＳＰＬ回路の一実施
例の回路図が示されている。また、第２図には、第１図
のＳＰＬ回路の信号波形図の一例が示され、第３図には
、その部分的なＡＣ（交流）等価回路図が示されている
。これらの図をもとに、この実施例のＳＰＬ回路の構成
と動作の概要ならびにその特徴について説明する。

なお、この実施例のＳＰＬ回路は、特に制限されないが
、同様な多数のＳＰＬ回路とともに、高速コンピュータ
等の高速論理集積回路装置に搭載される。第１図の各回
路素子は、特に制限されないが、高速論理集積回路装置
を構成する他の回路素子とともに、単結晶シリコンのよ
うな１個の半導体基板上において形成される。以下の回
路図において、図示されるＭＯＳＦＥＴ　（金属酸化物
半導体型電界効果トランジスタ、この明細書では、ＭＯ
Ｓ　Ｆ　ＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）は、特に制限されないが、すべてＰチャ
ンネルＭＯ３ＦＥＴであり、図示されるトランジスタ（
この明細書では、バイポーラトランジスタを単にトラン
ジスタと略称する）はすべてＮＰＮ型トランジスタであ
る。

第１図において、この実施例のＳＰＬ回路は、特に制限
されないが、そのベースに所定の入力信号Ｓｌを受ける
入力トランジスタＴｌを含む、入力トランジスタＴ１の
コレクタは、特に制限されないが、ＰチャンネルＭＯ３
ＦＥＴＱＩ　（ｊＪｌの負荷手段）を介して回路の接地
電位（ＧＮＤ　：第１の電源電圧）に結合され、そのエ
ミッタは、工文フタ抵抗Ｒ１（＠２の負荷手段）を介し
て回路の電源電圧（ＶＥＥ：第２の電源電圧）に結合さ
れる。これらの入力トランジスタＴｌ及びＭＯ３ＦＥＴ
ＱＩならびに抵抗Ｒ１は、ＳＰＬ回路の位相分割回路す
なわち入力反転部を構成する。ここで、回路の電源電圧
は、特に制限されないが、例えば−２，Ｏｖのような負
の１！１源電圧とされる。また、入力信号Ｓｌは、例え
ばそのハイレベルを一〇、８■としそのロウレベルを−
１，４Ｖとする小振幅のディジタル信号とされる。

上記位相分割回路を構成するＭＯ３ＦＥＴＱＩのゲート
には、特に制限されないが、入力信号ＳＩが供給される
。これにより、ＭＯ５ＦＥＴＱＩは、入力信号３１がロ
ウレベルとされ入力トランジスタＴＩがオフ状態とされ
るとき、選択的にオン状態となり、入力トランジスタＴ
ｌのコレクタノードに結合される寄生容量を急速にチャ
ージして、回路の出力信号ＳＯの立ち上がり変化を高速
化する作用を持つ。

回路の接地電位と上記入力トランジスタＴ１のコレクタ
との間には、特に制限されないが、ＭＯ３Ｆ　ＥＴＱ　
１と並列形態に、ダイオードＤＩが設けられる。このダ
イオードＤ１は、ＮＰＮ型バイポーラトランジスタのベ
ース・エミ７９　［圧Ｖ　ＢＨに相当する順方向電圧を
有するものとされ、後述するように、ＳＰＬ回路の出力
信号ＳＯＯロウレベルをほぼ一２ＸＶｓＥのレベルでク
ランプするクランプ回路として作用する。

ＳＰＬ回路は、さらに回路の接地電位及び電源電圧間に
トーテムポール形態に設けられる一対の出力トランジス
タＴ３（！Ｊ！１の出力トランジスタ）及びＴ４（第２
の出力トランジスタ）を含む。

このうち、出力トランジスタＴ３のベースは、上記位相
分割回路の反転出力ノードすなわち入力トランジスタＴ
ｌのコレクタに結合され、出力トランジスタＴ４のベー
スは、キャパシタＣ１を介して位相分割回路の非反転出
力ノードすなわち入力トランジスタＴ１のエミッタに結
合される。出力トランジスタＴ４のベースと回路の電源
電圧との間には、上記キャパシタＣ１とともに微分回路
を構成する抵抗Ｒ４が設けられる。また、出力トランジ
スタＴ３及びＴ４の共通結合されたエミッタ及びコレク
タは、ＳＰＬ回路の出力端子ＳＯに結合される。これに
より、出力トランジスタＴ３及びＴ４は、いわゆるプッ
シュプル出力回路を構成し、出力トランジスタＴ３はい
わゆるプルアップ用山カトランジスタとして、また出力
トランジスタＴ４はいわゆるプルダウン用出力トランジ
スタとしてそれぞれ作用する。言うまでもなく、出力ト
ランジスタＴ４ならびにキャパシタＣＩ及び抵抗Ｒ４か
らなる微分回路は、いわゆるアクティブプルダウン回路
として作用する。

この実施例において、ＳＰＬ回路は、さらに、回路の接
地電位と上記出力トランジスタＴ４のベースとの間に設
けられるバイアス用トランジスタＴ２を含む、また、実
質的に回路の接地電位と上記バイアス用トランジスタＴ
２のベースとの間に直列形態に設けられるダイオードＤ
２（第１のダイオード）及び抵抗Ｒ２（抵抗手段）と、
実質的に上記バイアス用トランジスタＴ２のベースと回
路の電源電圧との間に直列形態に設けられる２１１のダ
イオードＤ３（第２のダイオード）及びＤ４（第３のダ
イオード）とからなるバイアス電圧発生回路を含む、こ
こで、ダイオードＤ２ないしＤ４は、特に制限されない
が、バイアス用トランジスタＴ２のベース電圧が回路の
電源電圧よりほぼ２ＸＶＢＥだけ高くなるべく所定の順
方向電圧を持つように設計される。また、抵抗Ｒ２は、
例えばＩＫΩ程度の比較的小さな抵抗値を持つように設
計され、上記トランジスタＴ２のベース電圧を微調整し
あわせてバイアス電圧発生回路の動作電流を制限する作
用を持つ。

これらのことから、バイアス用トランジスタＴ２のベー
スには、回路の電源電圧より２ＸＶＢＥだけ高いバイア
ス電圧がベース抵抗Ｒ３を介して与えられ、プルダウン
用出力トランジスタＴ４のベースには、回路の電源電圧
よりＶＩＥだけ高いバイアス電圧が与えられる。その結
果、出力トランジスタＴ４は、これがオン状態となる直
前の状態にバイアスされ、これによってＳＰＬ回路の感
度が高められる。

上記バイアス用トランジスタＴ２のベースは、特に制限
されないが、キャパシタＣ２を介してＳＰＬ回路の出力
端子ＳＯに結合される。このキャパシタＣ２は、出力信
号ＳＯのレベル変化を出力トランジスタＴ４のベースに
伝達する帰還回路を構成し、これによって出力信号ＳＯ
の立ち下がり変化が高速化される。

入力信号Ｓｌがハイレベルとされるとき、位相分割回路
では、入力トランジスタＴｌがオン状態となり、ＭＯＳ
　Ｆ　ＥＴＱ　１がオフ状態となる。このため、位相分
割回路の反転出力信号すなわち入力トランジスタＴｌの
コレクタ電位は所定のロウレベルとなり、その非反転出
力信号すなわち入力トランジスタＴ１のエミッタ電位が
所定のハイレベルとなる。

位相分割回路の反転出力信号のロウレベルは、出力トラ
ンジスタＴ３のベースにそのまま伝達され、非反転出力
信号の立ち上がり変化は、キャパシタＣＩ及び抵抗Ｒ４
からなる微分回路を介して出力トランジスタＴ４のベー
スに伝達される。これにより、出力トランジスタＴ３は
オフ状態となり、出力トランジスタＴ４が一時的にオン
状態となる。その結果、ＳＰＬ回路の出力信号Ｓｏは、
急速に回路の電源電圧のようなロウレベルになろうとす
る。ところが、回路の接地電位と入力トランジスタＴ１
のコレクタとの間には、前述のように、ダイオードＤＩ
からなるクランプ回路が設けられる。このため、まず位
相分割回路の反転出力信号のロウレベルがほぼ−ＶＢＥ
のレベルでクランプされ、さらに、出力信号ＳＯＯロウ
レベルが、第２図に例示されるように、はぼ−２ＸＶＢ
Ｈのレベルでクランプされる。

一方、入力信号Ｓｌがロウレベルとされると、位相分割
回路では、入力トランジスタＴｌがオフ状態となり、代
わってＭＯ３ＦＥＴＱＩがオン状態となる。このため、
位相分割回路の反転出力信号は回路の接地電位のような
ハイレベルとなり、その非反転出力信号がロウレベルと
なる０位相分割回路の反転出力信号のハイレベルは、同
様に、そのまま出力トランジスタＴ３のベースに伝達さ
れ、非反転出力信号の立ち下がり変化は、上記微分回路
を介して出力トランジスタＴ４のベースに伝達される。

これにより、出力トランジスタＴ４がオフ状態となり、
代わって出力トランジスタＴ３がオン状態となる。その
結果、ＳＰＬ回路の出力信号ＳＯは、第２図に例示され
るように、はぼ−ＶＢＨのようなハイレベルとされる。

ところで、この実施例のＳＰＬ回路において、バイアス
用トランジスタＴ２を中心とするバイアス回路とプルダ
ウン用出力トランジスタＴ４は、いわゆるカレントミラ
ー回路を構成し、第３図に示されるようなＡＣ（交流）
等価回路図によって表現される。すなわち、第１図のダ
イオードＤ２〜Ｄ４は、それぞれの順方向電圧に相当す
る定電圧ａｌｌＥｄ２〜Ｅｄ４と、それぞれの内部抵抗
に相当する抵抗ｒｄ２〜ｒｄ４とによって表され、トラ
ンジスタＴ２及びＴ４は、それぞれのベース・エミッタ
電圧に相当する定電圧源Ｅｔ２及びＲ１４と、それぞれ
のベース・エミッタ抵抗に相当する抵抗ｒｅ２及びｒｅ
４ならびに定電流源Ｓ２及びＳ４とによって表される。

以下、第３図のＡＣ等価回路図に従って、上記カレント
ミラー回路のｔｌ電圧ＶＥＲ側からみたインピーダンス
ＺＥを求めてみよう。

第３図において、プルダウン用出力トランジスタＴ４の
電流引き込み等にともなう電源電圧ＶＥＥの変動値をΔ
Ｖｅとすると、バイアス用トランジスタＴ２のベース１
圧の変動値ΔＶＸは、となり、出力トランジスタＴ４の
ベース１圧の変動値ΔＶ７は、 となる。

一方、バイアス電圧発注回路に流される電流の変動値を
Δｉｌとし、トランジスタＴ２及びＴ４のコレクタ電流
の変動値をそれぞれΔ１２及びΔｉ３とすると、 とするとき、上記（４）式は、 ｒｅ２＋Ｒ４ ｅ４ ｒｓ４　（ｒｅＺ＋Ｒ４） であり、カレントミラー回路の電源電圧ＶＥＥ側からみ
たインピーダンスＺＥは、 である、したがって、 ｒｄ２−ｒｄ３ ｒｄ４ 駄ｒｅ２ 眞ｒｅ４ とし、 Ｒ２＞ｒ （Ｒ２＋３ｒ）　　（Ｒ４＋ｒ） （Ｒ４＋ｒ）＋２　（Ｒ４＋ｒ） （Ｒ２＋３ｒ） ’−Ｒ２／３ となる。

この実施例において、バイアス電圧発生回路により形成
されるバイアス電圧の値は、前述のように、ダイオード
Ｄ２〜Ｄ４の順方向電圧の比率によってほぼ設定され、
抵抗Ｒ２は、例えばＩＫΩ程度の比較的小さな抵抗値を
持つように設計される。このため、上記カレントミラー
回路の電源電圧ＶＥＥ側からみたインピーダンスＺＥは
、約３３０Ω程度となり、第４図に示される従来のＳＰ
Ｌ回路に比較して充分小さなものとなる。その結果、プ
ルダウン用出力トランジスタＴ４の電流引き込みによる
電？ＩＭ電圧ＶＥＨの変動は、第２図に実線で例示され
るように、著しく抑制され、これによってＳＰＬ回路の
動作が安定化される。

以上のように、この実施例のＳＰＬ回路では、プルダウ
ン用出力トランジスタＴ４に所定のバイアス電圧を与え
るバイアス回路が、回路の接地電位と出力トランジスタ
Ｔ４のベースとの間に設けられるバイアス用トランジス
タＴ２と、実質的に回路の接地電位と上記トランジスタ
Ｔ２のベースとの間に直列形態に設けられるダイオード
Ｄ２及び抵抗Ｒ２と、実質的に上記トランジスタＴ２の
ベースと回路の電源電圧との間に直列形態に設けられる
２個のダイオードＤ３及びＤ４とによって構成される。

そして、バイアス用トランジスタＴ２つまりは出力トラ
ンジスタＴ４に与えられるバイアス電圧の値は、上記ダ
イオードＤ２〜Ｄ４の順方向電圧の比率によってほぼ設
定され、抵抗Ｒ２は、これを補いまたバイアス電圧発生
回路の動作電流を制限しうる程度の比較的小さな抵抗値
を持つように段重される。このため、トランジスタＴ２
を中心とするバイアス回路と出力トランジスタＴ４から
なるカレントミラー回路の電源電圧側からみたインピー
ダンスは、充分に小さくされ、これによって出力トラン
ジスタＴ４の電流引き込みにともなう電源変動が抑制さ
れる。その結果、ＳＰＬ回路の電源ノイズが抑制され、
その動作が安定化されるものとなる。

以上の本実施例に示されるように、この発明を高速コン
ビエータ等の高速論理集積回路装置に搭載されるＳＰＬ
回路に通用することで、次のような作用効果が得られる
。すなわち、 （１）　Ｓ　Ｐ　Ｌ回路のプルダウン用出力トランジス
タに所定のバイアス電圧を与えるバイアス回路を、第１
の電源電圧と上記出力トランジスタのベースとの間に設
けられるバイアス用トランジスタと、実質的に第１の電
源電圧と上記バイアス用トランジスタのベースとの間に
直列形態に設けられるダイオード及び抵抗手段と、実質
的に上記バイアス用トランジスタのベースと第２の電源
電圧との間に直列形態に設けられる２個のダイオードと
により構成することで、＠ｌの電源電圧とバイアス用ト
ランジスタのベースとの間に結合される抵抗値を削減で
きるという効果が得られる。

（２）上記＋１１項により、バイアス回路とプルダウン
用出力トランジスタからなるカレントミラー回路の電源
電圧側からみたインピーダンスを削減できるという効果
が得られる。

（３）上記（１１項及び（２）項により、プルダウン用
出力トランジスタの電流引き込みにともなうｔ源変動を
抑制できるという効果が得られる。

（匂上記（１，１項〜（３１項により、ＳＰＬ回路の電
源ノイズを抑制し、その動作を安定化できるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＳＰＬ回路は、位相分割回路を構成する入力トラン
ジスタの数や接続形態を変えることで、任意の入力数や
論理機能を持つことができる。また、入力トランジスタ
Ｔｌのコレクタ側に設けられる負荷手段は抵抗であって
もよいし、ダイオードＤｌからなるクランプ回路は、回
路の接地電位と回路の出力端子ＳＯとの間に直列形態に
設けられる２個のダイオードに置き換えることもできる
。ＳＰＬ回路は、ベース抵抗Ｒ３や帰還用のキャパシタ
Ｃ２を含むことを必要条件としない。さらに、ＳＰＬ回
路の具体的回路構成や電源電圧の極性及び絶対値ならび
にトランジスタ及びＭＯＳＦＥＴの導電型等は、種々の
実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるＳＰＬ回路に通用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ集積回路や各種の専用論理集積回路装置等に
搭載されるＳＰＬ回路や同様な論理回路にも通用できる
０本発明は、少なくともプルダウン用出力トランジスタ
とこの出力トランジスタに所定のバイアス電圧を与える
バイアス回路とを含む論理回路ならびにこのような論理
回路を搭載する半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＳＰＬ回路のプルダウン用出力トランジ
スタに所定のバイアス電圧を与えるバイアス回路を、第
１の電源電圧と上記出力トランジスタのベースとの間に
設けられるバイアス用トランジスタと、実質的に第１の
電源電圧と上記バイアス用トランジスタのベースとの間
に直列形態に設けられるダイオード及び抵抗手段と、実
質的に上記バイアス用トランジスタのベースと第２の電
源電圧との間に直列形態に設けられる２個のダイオード
とにより構成することで、第１の電源重圧とバイアス用
トランジスタのベースとの間に結合される抵抗値を削減
し、バイアス回路とプルダウン用出力トランジスタから
なるカレントミラー回路の電源電圧側からみたインピー
ダンスを削減することができるため、プルダウン用出力
トランジスタの電流引き込みにともなう電源変動を抑制
することができる。その結果、ＳＰＬ回路の電源ノイズ
を抑制し、その動作を安定化することができるものであ
る。

【図面の簡単な説明】

第１図は、この発明が通用されたＳＰＬ回路の一実施例
を示す回路図、 第２図は、第１図のＳＰＬ回路の一例を示す信号波形図
、 第３図は、第１図のＳＰＬ回路の部分的なＡＣ等価回路
図、 第４図は、この発明に先立って本願発明者等が開発した
ＳＰＬ回路の回路図である。 Ｔｌ−７４・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ・・・ＰチャンネルＭＯ３ＦＥＴ、Ｄｌ−Ｄ４・・・
ダイオード、Ｃ１−Ｃ２・・・キャパシタ、Ｒ１−Ｒ５
・・・抵抗、Ｓ２，５４・・・定電流源、Ｅｄ２〜Ｅｄ
４．Ｅｔ２．Ｅｔ４・・・定電圧源、ｒｄ２〜ｒｄ４．
ｒｅ２．ｒｅ・・・内部抵抗。 第　１　図 ＥＥ 第２図 ＥＥ

Claims (1)

1. 【特許請求の範囲】 １、第１の電源電圧と回路の出力端子との間に設けられ
   第１の内部信号に従って選択的にオン状態とされる第１
   の出力トランジスタと、上記回路の出力端子と第２の電
   源電圧との間に設けられ第２の内部信号に従って選択的
   にオン状態とされる第２の出力トランジスタと、第１の
   電源電圧と上記第２の出力トランジスタのベースとの間
   に設けられるバイアス用トランジスタと、実質的に第１
   の電源電圧と上記バイアス用トランジスタのベースとの
   間に設けられる第１のダイオードと、実質的に上記バイ
   アス用トランジスタのベースと第２の電源電圧との間に
   設けられる第２及び第３のダイオードとを含むことを特
   徴とする論理回路。 ２、上記論理回路は、上記第１のダイオードと直列形態
   に設けられる抵抗手段を含むものであることを特徴とす
   る特許請求の範囲第１項記載の論理回路。 ３、上記第１ないし第３のダイオードは、上記バイアス
   用トランジスタのベースに所定のバイアス電圧を与える
   べく所定の順方向電圧を持つようにそれぞれ設計され、
   上記抵抗手段は、上記バイアス電圧を微調整しかつ動作
   電流を制限しうるべく比較的小さな抵抗値を持つように
   設計されるものであることを特徴とする特許請求の範囲
   第１項又は第２項記載の論理回路。 ４、上記論理回路は、そのベースに所定の入力信号を受
   ける入力トランジスタと、上記入力トランジスタのコレ
   クタ及びエミッタ側にそれぞれ設けられる第１及び第２
   の負荷手段とを含む位相分割回路を含むものであって、
   上記第１の内部信号は、上記位相分割回路の反転出力信
   号であり、上記第２の内部信号は、上記位相分割回路の
   非反転出力信号の微分信号であることを特徴とする特許
   請求の範囲第１項、第２項又は第３項記載の論理回路。 ５、上記論理回路は、高速コンピュータ等の高速論理集
   積回路装置に搭載されるＳＰＬ回路であることを特徴と
   する特許請求の範囲第１項、第２項、第３項又は第４項
   記載の論理回路。