JPH0442932A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0442932A JPH0442932A JP2148996A JP14899690A JPH0442932A JP H0442932 A JPH0442932 A JP H0442932A JP 2148996 A JP2148996 A JP 2148996A JP 14899690 A JP14899690 A JP 14899690A JP H0442932 A JPH0442932 A JP H0442932A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- opening
- semiconductor substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高性能かつ高集積化が可能な半導体装置および
その製造方法に関するものである。
その製造方法に関するものである。
従来の技術
従来、半導体装置たとえばＭＯ８型半導体装置は、第３
図（Ａ）に示すように、一導電型半導体基板１の上にゲ
ート酸化膜６、ゲート電極７！−形成し、さらに反対導
電型不純物を形成後ソース・ドレイン８．９を形成して
半導体素子２１を構成１７、隣接する半導体素子２１間
に接合容量を低減するための絶縁膜２２を埋め込み形成
する方法と、第３図（Ｂ）に示すように、さらに基板と
の接合容量を低減するために半導体基板１の上に絶縁膜
２３を形成し、その上にシリコン単結晶２４を形成し、
そこに半導体素子２５を形成する方法が行われている。
図（Ａ）に示すように、一導電型半導体基板１の上にゲ
ート酸化膜６、ゲート電極７！−形成し、さらに反対導
電型不純物を形成後ソース・ドレイン８．９を形成して
半導体素子２１を構成１７、隣接する半導体素子２１間
に接合容量を低減するための絶縁膜２２を埋め込み形成
する方法と、第３図（Ｂ）に示すように、さらに基板と
の接合容量を低減するために半導体基板１の上に絶縁膜
２３を形成し、その上にシリコン単結晶２４を形成し、
そこに半導体素子２５を形成する方法が行われている。
発明が解決しようとする課題
上記従来法では半導体素子間を一導電型半導体基板１で
接続するか、さらには絶縁膜２３で分離されているため
、孤立した複数の半導体素子２１．２５を同電位に保持
することが困難であり、素子の特性が一定しないという
問題があった。
接続するか、さらには絶縁膜２３で分離されているため
、孤立した複数の半導体素子２１．２５を同電位に保持
することが困難であり、素子の特性が一定しないという
問題があった。
本発明は、上述の問題を解決するもので、孤立した半導
体素子の電位を一定に保ち、素子特性の安定した半導体
装置およびその製造方法を提供することを目的とするも
のである。
体素子の電位を一定に保ち、素子特性の安定した半導体
装置およびその製造方法を提供することを目的とするも
のである。
課題を解決するための手段
上記問題を解決するために、本発明の半導体装置は、半
導体素子間を分離する絶縁膜に低抵抗の高融点金属を埋
め込み形成し、前記半導体素子間を接続した構成を備え
たものである。
導体素子間を分離する絶縁膜に低抵抗の高融点金属を埋
め込み形成し、前記半導体素子間を接続した構成を備え
たものである。
また、本発明の半導体装置の製造方法は、一導電型半導
体基板上に絶縁膜を形成し、前記絶縁膜に選択的に開口
部を形成して前記半導体基板を露出した後、この露出半
導体基板上にシリコン単結晶を選択成長し、次に前記絶
縁膜に第２の開口部を形成し、この第２の開口部に高融
点金属を絶縁膜厚より薄く形成した後、前記高融点金属
上に第２の絶縁膜を形成し、前記シリコン単結晶に半導
体素子を形成するものである。
体基板上に絶縁膜を形成し、前記絶縁膜に選択的に開口
部を形成して前記半導体基板を露出した後、この露出半
導体基板上にシリコン単結晶を選択成長し、次に前記絶
縁膜に第２の開口部を形成し、この第２の開口部に高融
点金属を絶縁膜厚より薄く形成した後、前記高融点金属
上に第２の絶縁膜を形成し、前記シリコン単結晶に半導
体素子を形成するものである。
さらには、一導電型半導体基板上に高融点金属膜を選択
的に形成した後、全面に絶縁膜を形成し、前記絶縁膜に
選択的に開口部を形成して前記半導体基板を露出し、前
記露出半導体基板上にシリコン単結晶膜を選択成長した
後、前記シリコン単結晶に半導体素子を形成するもので
ある。
的に形成した後、全面に絶縁膜を形成し、前記絶縁膜に
選択的に開口部を形成して前記半導体基板を露出し、前
記露出半導体基板上にシリコン単結晶膜を選択成長した
後、前記シリコン単結晶に半導体素子を形成するもので
ある。
作用
上記構成により、孤立した半導体素子の基準電位を絶縁
膜に埋め込んだ高融点金属配線で一定にすることができ
るため、特性の安定した半導体装置を得ることができる
。
膜に埋め込んだ高融点金属配線で一定にすることができ
るため、特性の安定した半導体装置を得ることができる
。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の第１の実施例の半導体装置の製造方法
を説明するための工程断面図である。第１図（Ａ）にお
いて、一導電型半導体基板１の上にシリコン酸化膜など
の絶縁膜２をたとえば１ミクロン形成した後、開口部を
形成して半導体基板１を露出させ、第１図（Ｂ）に示す
ように、この露出した半導体基板１の上にシリコン単結
晶膜３を選択的に形成する。次に絶縁膜２に第２の開口
部を形成し、この第２の開口部に高融点金属膜４を絶縁
膜２の膜厚より薄く形成する。さらに、高融点金属膜４
の上に第２の絶縁膜５を形成した後、第１図（Ｃ）に示
すように、シリコン単結晶膜３の上にゲート酸化膜６、
ゲート電極７、およびソース・ドレイン８，９を形成し
て半導体素子１０を構成する。さらに全面に層間絶縁膜
１１および選択的に開口部を形成し、この開口部に配線
層１２を形成して半導体装置を構成する。
を説明するための工程断面図である。第１図（Ａ）にお
いて、一導電型半導体基板１の上にシリコン酸化膜など
の絶縁膜２をたとえば１ミクロン形成した後、開口部を
形成して半導体基板１を露出させ、第１図（Ｂ）に示す
ように、この露出した半導体基板１の上にシリコン単結
晶膜３を選択的に形成する。次に絶縁膜２に第２の開口
部を形成し、この第２の開口部に高融点金属膜４を絶縁
膜２の膜厚より薄く形成する。さらに、高融点金属膜４
の上に第２の絶縁膜５を形成した後、第１図（Ｃ）に示
すように、シリコン単結晶膜３の上にゲート酸化膜６、
ゲート電極７、およびソース・ドレイン８，９を形成し
て半導体素子１０を構成する。さらに全面に層間絶縁膜
１１および選択的に開口部を形成し、この開口部に配線
層１２を形成して半導体装置を構成する。
第２図は本発明の第２の実施例の半導体装置の製造工程
を説明する断面図である。第２図（Ａ）において、一導
電型半導体基板１の上に高融点金属膜１３をたとえば０
．１ ミクロン形成した後、所定のパターンを通常のフ
ォトエツチング法で形成する。
を説明する断面図である。第２図（Ａ）において、一導
電型半導体基板１の上に高融点金属膜１３をたとえば０
．１ ミクロン形成した後、所定のパターンを通常のフ
ォトエツチング法で形成する。
次に全面に絶縁膜１４を形成した後、選択的に開口部を
形成して半導体基板１を露出させ、第２図（Ｂ）に示す
ように、この露出した半導体基板１の上にシリコン単結
晶膜１５を選択的に形成する。次に、第２図（Ｃ）に示
すように、シリコン単結晶膜１５の上にゲート酸化膜６
、ゲート電極７、およびソース・ドレイン８．９を形成
して半導体素子１６を構成する。さらに全面に層間絶縁
膜１６および選択的に開口部を形成し、この開口部に配
線層１７を形成して半導体装置を構成する。
形成して半導体基板１を露出させ、第２図（Ｂ）に示す
ように、この露出した半導体基板１の上にシリコン単結
晶膜１５を選択的に形成する。次に、第２図（Ｃ）に示
すように、シリコン単結晶膜１５の上にゲート酸化膜６
、ゲート電極７、およびソース・ドレイン８．９を形成
して半導体素子１６を構成する。さらに全面に層間絶縁
膜１６および選択的に開口部を形成し、この開口部に配
線層１７を形成して半導体装置を構成する。
なお上記実施例では半導体基板１の上に高融点金属膜４
または１３を形成したが絶縁膜間に形成しても良いこと
はいうまでもない。
または１３を形成したが絶縁膜間に形成しても良いこと
はいうまでもない。
発明の効果
以上のように、本発明によれば、半導体素子間を絶縁膜
で分離し、かつ必要な半導体素子間を高融点金属の埋め
込み配線で接続するため、各半導体素子間の電位が一定
し、かつ安定した特性が得られる。しかも配線金属を埋
め込んで形成するため高密度の半導体装置を形成するこ
とができるという効果を有するものである。
で分離し、かつ必要な半導体素子間を高融点金属の埋め
込み配線で接続するため、各半導体素子間の電位が一定
し、かつ安定した特性が得られる。しかも配線金属を埋
め込んで形成するため高密度の半導体装置を形成するこ
とができるという効果を有するものである。
第１図は本発明の第１の実施例を説明するための構造断
面図、第２図は本発明の第２の実施例を説明するための
構造断面図、第３図は従来例を説明するための構造断面
図である。 １・・・半導体基板、２． ５．１１・・・絶縁膜、３
・・・シリコン単結晶膜、４・・・高融点金属膜、１０
・・・半導体素子、１２・・・配線層、１３・・・高融
点金属膜、１４．１６・・・絶縁膜、１５・・・シリコ
ン単結晶膜、１７・・・配線層。 代理人 森 本 義 弘 第１図
面図、第２図は本発明の第２の実施例を説明するための
構造断面図、第３図は従来例を説明するための構造断面
図である。 １・・・半導体基板、２． ５．１１・・・絶縁膜、３
・・・シリコン単結晶膜、４・・・高融点金属膜、１０
・・・半導体素子、１２・・・配線層、１３・・・高融
点金属膜、１４．１６・・・絶縁膜、１５・・・シリコ
ン単結晶膜、１７・・・配線層。 代理人 森 本 義 弘 第１図
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板上に形成した半導体素子を分離
する絶縁膜に沿って前記半導体素子間を接続する高融点
金属配線を設けた半導体装置。 ２、一導電型半導体基板上に絶縁膜を形成し、前記絶縁
膜に選択的に開口部を形成して前記半導体基板を露出し
た後、この露出半導体基板上にシリコン単結晶を選択成
長し、次に前記絶縁膜に第２の開口部を形成し、この第
２の開口部に高融点金属を前記絶縁膜厚より薄く形成し
た後、前記高融点金属上に第２の絶縁膜を形成し、前記
シリコン単結晶に半導体素子を形成する半導体装置の製
造方法。 ３、一導電型半導体基板上に高融点金属膜を選択的に形
成した後、全面に絶縁膜を形成し、前記絶縁膜に選択的
に開口部を形成して前記半導体基板を露出し、前記露出
半導体基板上にシリコン単結晶膜を選択成長した後、前
記シリコン単結晶に半導体素子を形成する半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148996A JP2515040B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148996A JP2515040B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442932A true JPH0442932A (ja) | 1992-02-13 |
| JP2515040B2 JP2515040B2 (ja) | 1996-07-10 |
Family
ID=15465376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148996A Expired - Fee Related JP2515040B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515040B2 (ja) |
-
1990
- 1990-06-06 JP JP2148996A patent/JP2515040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2515040B2 (ja) | 1996-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6321351B2 (ja) | ||
| JPS5965481A (ja) | 半導体装置 | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS58124243A (ja) | 半導体装置の製造方法 | |
| JPS5846193B2 (ja) | 半導体装置 | |
| US4544941A (en) | Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device | |
| JPH0442932A (ja) | 半導体装置およびその製造方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JPS6047437A (ja) | 半導体装置およびその製造方法 | |
| JPS6113383B2 (ja) | ||
| JP2664458B2 (ja) | 素子分離方法 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH03175676A (ja) | 半導体装置 | |
| JPH09199606A (ja) | マスタスライス方式の半導体装置 | |
| JPS5838936B2 (ja) | ハンドウタイシユウセキカイロソウチ | |
| JPH03112151A (ja) | 能動層積層素子 | |
| JPS613424A (ja) | 誘電体分離基板 | |
| JPS58192376A (ja) | 半導体装置およびその製造方法 | |
| JPS6185853A (ja) | 半導体装置 | |
| JPS59204251A (ja) | 小配線容量の半導体装置 | |
| JPS60245159A (ja) | 半導体装置の製造方法 | |
| JPS59130445A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6185839A (ja) | 半導体集積回路の製造方法 | |
| JPH05211164A (ja) | 半導体装置の製造方法 | |
| JPS6016440A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |