JPH0442959A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0442959A JPH0442959A JP14803290A JP14803290A JPH0442959A JP H0442959 A JPH0442959 A JP H0442959A JP 14803290 A JP14803290 A JP 14803290A JP 14803290 A JP14803290 A JP 14803290A JP H0442959 A JPH0442959 A JP H0442959A
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- integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
素子の側壁分離に絶縁体を用い、素子領域と基板との間
をＰＮ接合によって分離した半導体集積回路装置に関し
。
をＰＮ接合によって分離した半導体集積回路装置に関し
。
半導体チップ表面からの基板電位供給インピーダンスを
低くして、各素子領域が基板に対する寄生容量を通して
交流的に結合するのを減少させることを目的とし。
低くして、各素子領域が基板に対する寄生容量を通して
交流的に結合するのを減少させることを目的とし。
集積回路を構成する素子の側壁分離に絶縁体を用い、各
素子領域と基板との間をＰＮ接合により分離した半導体
集積回路装置において、各素子領域の周囲を取り囲み、
半導体チップの表面から基板に到達する。基板と同一導
電型の不純物を高濃度に導入した素子領域分離層を設け
、該素子領域分離層に、基板電位を供給する電極を少な
くとも１個形成するように構成する。
素子領域と基板との間をＰＮ接合により分離した半導体
集積回路装置において、各素子領域の周囲を取り囲み、
半導体チップの表面から基板に到達する。基板と同一導
電型の不純物を高濃度に導入した素子領域分離層を設け
、該素子領域分離層に、基板電位を供給する電極を少な
くとも１個形成するように構成する。
本発明は、半導体集積回路装置に関する。
半導体集積回路装置においては、要求される特性に応じ
て各種の構造が使用されている。
て各種の構造が使用されている。
トランジスタ、キャパシタ９抵抗などの集積回路を構成
する素子の側壁分離に絶縁体を用い、素子領域と基板と
の間をＰＮ接合によって分離した構造は、各素子の基板
に対する浮遊容量を小さくすることができる等の特徴が
あるため、高速信号を扱う半導体集積回路装置に使用さ
れる。
する素子の側壁分離に絶縁体を用い、素子領域と基板と
の間をＰＮ接合によって分離した構造は、各素子の基板
に対する浮遊容量を小さくすることができる等の特徴が
あるため、高速信号を扱う半導体集積回路装置に使用さ
れる。
本発明に係る半導体集積回路装置は、上述した集積回路
を構成する素子の側壁分離に絶縁体を用い、素子領域と
基板との間をＰＮ接合によって分離した構造の半導体集
積回路装置を対象とする。
を構成する素子の側壁分離に絶縁体を用い、素子領域と
基板との間をＰＮ接合によって分離した構造の半導体集
積回路装置を対象とする。
第５図は、集積回路を構成する素子の側壁分離に絶縁体
を用い、素子領域と基板との間をＰＮ接合によって分離
した構造の半導体集積回路装置の従来例を示す図である
。
を用い、素子領域と基板との間をＰＮ接合によって分離
した構造の半導体集積回路装置の従来例を示す図である
。
同図（ａ）は平面図、同図（ｂ）はＸ−Ｙ断面図である
。
。
第５図において、５０１はＰ−型シリコン基板。
５０２はｎ゛゛埋込層、５０３はｎ−型エピタキシャル
層、５０４は５ｉＯ１膜、５０５はポリシリコン、５０
６はｐ型ベース層５５０７はｎ゛゛エミッタ層、５０８
はｎｐｎ）ランジスタ、５０９はｎｐｎｌ−ランジスタ
、５１０はｐ型拡散抵抗、５１１は拡散抵抗領域、５１
２はＰ゛型型部濃度不純物拡散層５１３はＳｉＯ２膜、
５１４はアルミニウム電極、５１５は基板電位供給電極
である。
層、５０４は５ｉＯ１膜、５０５はポリシリコン、５０
６はｐ型ベース層５５０７はｎ゛゛エミッタ層、５０８
はｎｐｎ）ランジスタ、５０９はｎｐｎｌ−ランジスタ
、５１０はｐ型拡散抵抗、５１１は拡散抵抗領域、５１
２はＰ゛型型部濃度不純物拡散層５１３はＳｉＯ２膜、
５１４はアルミニウム電極、５１５は基板電位供給電極
である。
本従来例では、ｎｐｎ）ランジスタ５０８および５０９
．並びに拡散抵抗領域５１１の周囲にＵ溝を堀り、その
中に絶縁体としてポリシリコン５０５を埋め込んで各素
子領域の側壁分離を行っている。
．並びに拡散抵抗領域５１１の周囲にＵ溝を堀り、その
中に絶縁体としてポリシリコン５０５を埋め込んで各素
子領域の側壁分離を行っている。
また、ｎｐｎ）ランジスタ５０８および５０９゜並びに
拡散抵抗領域５１１から成る各素子領域間の分離は、ｐ
−型シリコン基板５０１−（ｎ’型埋込層５０２．ｎ−
型エピタキシャル層５０３）から成るＰＮ接合を逆バイ
アスすることにより行っている。そのために、ｎ−型エ
ピタキシャル層５０３に、半導体チップ表面からＰ−型
シリコン基板５０１に到達する。基板と同一導電型の不
純物を高濃度に導入したｐ°型型部濃度不純物拡散層５
１２半導体チップ内の数個所に設けている。
拡散抵抗領域５１１から成る各素子領域間の分離は、ｐ
−型シリコン基板５０１−（ｎ’型埋込層５０２．ｎ−
型エピタキシャル層５０３）から成るＰＮ接合を逆バイ
アスすることにより行っている。そのために、ｎ−型エ
ピタキシャル層５０３に、半導体チップ表面からＰ−型
シリコン基板５０１に到達する。基板と同一導電型の不
純物を高濃度に導入したｐ°型型部濃度不純物拡散層５
１２半導体チップ内の数個所に設けている。
そして、ｐ゛型型部濃度不純物拡散層５１２上設けたア
ルミニウムから成る基板電位供給電極５１５に負電位を
印加することにより、Ｐ−型シリコン基板５０１−（ｎ
”型埋込層５０２．ｎ−型エピタキシャルＪｉ５０３）
から成るＰＮ接合を逆バイアスして、ｎｐｎトランジス
タ５０８および５０９、並びに拡散抵抗領域５１１から
成る名素子領域間を分離する。
ルミニウムから成る基板電位供給電極５１５に負電位を
印加することにより、Ｐ−型シリコン基板５０１−（ｎ
”型埋込層５０２．ｎ−型エピタキシャルＪｉ５０３）
から成るＰＮ接合を逆バイアスして、ｎｐｎトランジス
タ５０８および５０９、並びに拡散抵抗領域５１１から
成る名素子領域間を分離する。
第５図に図示ｊ、また。ｐ゛型高濃度不純物拡散層５１
２のインピーダンスＲｔ、およびＰ−型シリコン基板５
０１のインピーダンスＲ，を用いてｎｐｎトランジスタ
５０８および５０９のコレクタまでの基板電位供給イン
ピーダンスを簡易等価回路で示すと、第６図のようにな
る。
２のインピーダンスＲｔ、およびＰ−型シリコン基板５
０１のインピーダンスＲ，を用いてｎｐｎトランジスタ
５０８および５０９のコレクタまでの基板電位供給イン
ピーダンスを簡易等価回路で示すと、第６図のようにな
る。
Ｐ゛型高濃度不純物拡散Ｎ５１２のインピーダンスＲ８
は低いが、Ｐ−型シリコン基板５０１のインピーダンス
Ｒ□は比較的高い。しかしながら。
は低いが、Ｐ−型シリコン基板５０１のインピーダンス
Ｒ□は比較的高い。しかしながら。
基板電位は２本来素子領域分離のためのバイアスである
から、直流電流は流れない。このため、低周波領域では
、基板電位供給に対するインピーダンスはさほど問題と
ならない。
から、直流電流は流れない。このため、低周波領域では
、基板電位供給に対するインピーダンスはさほど問題と
ならない。
しかし１周波数の高い微小信号を増幅する場合等では、
基板電位供給に対するインピーダンスが高いと、各素子
領域間が交流的に寄生容量を透して結合するため、集積
回路に不要な発振が生ずる等の特性に対する悪影響が生
じる。とい・う問題があった。
基板電位供給に対するインピーダンスが高いと、各素子
領域間が交流的に寄生容量を透して結合するため、集積
回路に不要な発振が生ずる等の特性に対する悪影響が生
じる。とい・う問題があった。
本発明は、半導体チップ表面からの基板電位供給インピ
ーダンスを低くして、各素子領域が基板に対する寄生容
量を通して交流的に結合するのを減少さセ°た。半導体
集積回路装置、特に素子の側壁分離に絶縁体を用い、各
素子領域と基板との間をＰＮ接合によって分離した半導
体集積回路装置を提供することを目的とする。
ーダンスを低くして、各素子領域が基板に対する寄生容
量を通して交流的に結合するのを減少さセ°た。半導体
集積回路装置、特に素子の側壁分離に絶縁体を用い、各
素子領域と基板との間をＰＮ接合によって分離した半導
体集積回路装置を提供することを目的とする。
上記の目的を達成するために２本発明に係る半導体集積
回路装置は、集積回路を構成する素子の側壁分離に絶縁
体を用い、各素子領域と基板との間をＰＮ接合により分
離した半導体集積回路装置において、各素子領域の周囲
を取り囲み、半導体チップの表面から基板に到達する。
回路装置は、集積回路を構成する素子の側壁分離に絶縁
体を用い、各素子領域と基板との間をＰＮ接合により分
離した半導体集積回路装置において、各素子領域の周囲
を取り囲み、半導体チップの表面から基板に到達する。
基板と同一導電型の不純物を高濃度に導入した素子領域
分離層を設け、該素子領域分離層に、基板電位を供給す
る電極を少なくとも１個形成するように構成する。
分離層を設け、該素子領域分離層に、基板電位を供給す
る電極を少なくとも１個形成するように構成する。
本発明では、トランジスタ、キャパシタ、抵抗などの集
積回路を構成する各素子領域の周囲を取り囲み、半導体
チップの表面から基板に到達する。
積回路を構成する各素子領域の周囲を取り囲み、半導体
チップの表面から基板に到達する。
基板と同一導電型の不純物を高濃度に導入した素子領域
分離層を設けている。したがって、各素子領域の周囲近
傍まで基板電位を低インピーダンスで供給することが可
能となり、基板の高インピーダンス領域は埋込層直下の
部分のみとなるから。
分離層を設けている。したがって、各素子領域の周囲近
傍まで基板電位を低インピーダンスで供給することが可
能となり、基板の高インピーダンス領域は埋込層直下の
部分のみとなるから。
総合的な基板電位供給インピーダンスは飛躍的に低下す
る。
る。
この結果、素子領域から基板に流れる高周波電流が他の
素子Ｎ域に与える影響を抑えることが可能になる。
素子Ｎ域に与える影響を抑えることが可能になる。
（第１実施例）
第１図は３本発明の一実施例を示す図である。
同図（ａ）は平面図、同図（ｂ）はＸ−Ｙ断面図である
。
。
第１図において、１０１はｐ″型シリコン基板。
１０２はｎ゛型埋込層、１ｏ３はｎ”型エピタキシャル
層、１０４ばＳｉＯ□膜、１ｏ５はポリシリコン、１０
６はＰ型ベース層、１ｏ７はｎ゛型エミソ列Ｌ １０８
はｎｐｎ）ランジスタ、１ｏ９はｎｐｎ ｌ−ランジス
タ、１１０はＰ型拡散抵抗、１１１は拡散抵抗領域、１
１２はＰ°型素子領域分離層、１１３は５ｉ０２膜、１
１４はアルミニウム電極、１１５は基板電位供給電極で
ある。
層、１０４ばＳｉＯ□膜、１ｏ５はポリシリコン、１０
６はＰ型ベース層、１ｏ７はｎ゛型エミソ列Ｌ １０８
はｎｐｎ）ランジスタ、１ｏ９はｎｐｎ ｌ−ランジス
タ、１１０はＰ型拡散抵抗、１１１は拡散抵抗領域、１
１２はＰ°型素子領域分離層、１１３は５ｉ０２膜、１
１４はアルミニウム電極、１１５は基板電位供給電極で
ある。
本実施例では、ｎｐｎ）−ランジスタ１０Ｂおよび１０
９．並びに拡散抵抗領域１１１の周囲にｔＪ溝を掘り、
その中に絶縁体としてポリシリコン１０５を埋め込んで
各素子領域の側壁分離を行っている。
９．並びに拡散抵抗領域１１１の周囲にｔＪ溝を掘り、
その中に絶縁体としてポリシリコン１０５を埋め込んで
各素子領域の側壁分離を行っている。
ｎｐｎトランジスタ１０８および１０９．並びに拡散抵
抗領域１１１から成る各素子領域の周囲を取り囲み、半
導体チップの表面からＰ−型シリコン基板１０１に到達
する。基板１０１と同一導電型の不純物を高濃度に導入
したｐ゛型素子領域分離層１１２が形成されている。
抗領域１１１から成る各素子領域の周囲を取り囲み、半
導体チップの表面からＰ−型シリコン基板１０１に到達
する。基板１０１と同一導電型の不純物を高濃度に導入
したｐ゛型素子領域分離層１１２が形成されている。
ｎｐｎトランジスタ１０８および１０９．並びに拡散抵
抗領域１１１から成る各素子領域間の分離は、Ｐ゛型素
子領域分離層１１２−Ｐ−型シリコン基板１０１−（ｎ
”型埋込層１０２．ｎ〜型エピタキシャル層１０３）か
ら成るＰＮ接合を逆バイアスすることにより行っている
。
抗領域１１１から成る各素子領域間の分離は、Ｐ゛型素
子領域分離層１１２−Ｐ−型シリコン基板１０１−（ｎ
”型埋込層１０２．ｎ〜型エピタキシャル層１０３）か
ら成るＰＮ接合を逆バイアスすることにより行っている
。
そして、ｐ゛型素子領域分離層１１２上に設けたアルミ
ニウムから成る基板電位供給電極１１５に負電位を印加
することにより、ｐ゛型素子領域分離層１１２−ｐ−型
シリコン基板１０１−．（ｎ０型埋込層１０２．ｎ−型
エピタキシャル層１０３）から成るＰＮ接合を逆バイア
スして、ｎｐｎトランジスタ１０８および１０９．並び
に拡散抵抗領域１１１から成る各素子領域間を分離する
。
ニウムから成る基板電位供給電極１１５に負電位を印加
することにより、ｐ゛型素子領域分離層１１２−ｐ−型
シリコン基板１０１−．（ｎ０型埋込層１０２．ｎ−型
エピタキシャル層１０３）から成るＰＮ接合を逆バイア
スして、ｎｐｎトランジスタ１０８および１０９．並び
に拡散抵抗領域１１１から成る各素子領域間を分離する
。
第１図に図示した。ｐ゛型素子領域分離層１１２のイン
ピーダンスＲＬおよびｐ−型シ’）コンＮ板１０．１の
インピーダンスＲ，を用いてｎｐｎ）ランジスタ１０８
および１０９のコレクタまでの基板電位供給インピーダ
ンスを簡易等価回路で示すと、第２図のようになる。
ピーダンスＲＬおよびｐ−型シ’）コンＮ板１０．１の
インピーダンスＲ，を用いてｎｐｎ）ランジスタ１０８
および１０９のコレクタまでの基板電位供給インピーダ
ンスを簡易等価回路で示すと、第２図のようになる。
ｐ゛型素子領域分離層１１２のインピーダンスＲＬは低
いが、ｐ−型シリコン基板１０１のインピーダンスＲＨ
は比較的高い。しかしながら１本実施例では、ｎｐｎ）
ランジスタ１０８および１０９、並びに拡散抵抗領域１
１１から成る各素子領域の周囲を取り囲み、半導体チッ
プの表面からＰ−型シリコン基板１０１に到達する。基
板１０１と同一導電型の不純物を高濃度に導入したｐ゛
型素子領域分離層１１２が形成されているので各素子領
域１０８，１０９，１１１の周囲近傍まで基板電位を低
インピーダンスで供給することが可能となり、Ｐ−型シ
リコン基板１０１の高インピーダンスＲＨはｎ＋型埋込
層１０２直下の部分のみとなるから、総合的な基板電位
供給インピーダンスは低い。
いが、ｐ−型シリコン基板１０１のインピーダンスＲＨ
は比較的高い。しかしながら１本実施例では、ｎｐｎ）
ランジスタ１０８および１０９、並びに拡散抵抗領域１
１１から成る各素子領域の周囲を取り囲み、半導体チッ
プの表面からＰ−型シリコン基板１０１に到達する。基
板１０１と同一導電型の不純物を高濃度に導入したｐ゛
型素子領域分離層１１２が形成されているので各素子領
域１０８，１０９，１１１の周囲近傍まで基板電位を低
インピーダンスで供給することが可能となり、Ｐ−型シ
リコン基板１０１の高インピーダンスＲＨはｎ＋型埋込
層１０２直下の部分のみとなるから、総合的な基板電位
供給インピーダンスは低い。
（第２実施例）
第３図は２本発明の他の実施例を示す図である。
同図（ａ）は平面図、同図（ｂ）はＸ−Ｙ断面図である
。
。
第３図において、３０１はｐ−型シリコン基板。
３０２はｎ“型埋込層、３０３はｎ−型エピタキシャル
層、３０４は５ｉ（ｈ膜、３０５はポリシリコン、３０
６はＰ型ベース層、３０７はｎ゛型エミッタ層、３０８
はｎｐｎ）ランジスタ、３０９はｎｐｎ ）ランジスタ
、３１０はｐ型拡散抵抗、３１１は拡散抵抗領域、３１
２はＰ°型素子領域分離層、３１３はＳｉＯ２膜、３Ｉ
４はアルミニウム電極、３１５は基板電位供給電極であ
る。
層、３０４は５ｉ（ｈ膜、３０５はポリシリコン、３０
６はＰ型ベース層、３０７はｎ゛型エミッタ層、３０８
はｎｐｎ）ランジスタ、３０９はｎｐｎ ）ランジスタ
、３１０はｐ型拡散抵抗、３１１は拡散抵抗領域、３１
２はＰ°型素子領域分離層、３１３はＳｉＯ２膜、３Ｉ
４はアルミニウム電極、３１５は基板電位供給電極であ
る。
本実施例では、ｎｐｎトランジスタ３０８および３０９
．並びに拡散抵抗領域３１１の周囲にＵ溝を掘り、その
中に絶縁体としてポリシリコン３０５を埋め込んで各素
子領域の側壁分離を行っている。
．並びに拡散抵抗領域３１１の周囲にＵ溝を掘り、その
中に絶縁体としてポリシリコン３０５を埋め込んで各素
子領域の側壁分離を行っている。
ｎｐｎ！−ランジスタ３０８および３０９．並びに拡散
抵抗領域３１１から成る各素子領域の周囲を取り囲むｎ
−型エピタキシャル層３０３中に。
抵抗領域３１１から成る各素子領域の周囲を取り囲むｎ
−型エピタキシャル層３０３中に。
半導体チップの表面からｐ−型シリコン基板３０１に到
達する。基板３０１と同一導電型の不純物を高濃度に導
入したｐ゛型素子領域分離層３１２が形成されている。
達する。基板３０１と同一導電型の不純物を高濃度に導
入したｐ゛型素子領域分離層３１２が形成されている。
ｎｐｎ ）ランジスタ３０８および３０９．並びに拡散
抵抗領域３１１から成る各素子領域間の分離は、ｐ゛型
素子領域分離層３１２−Ｐ−型シリコン基板３０１−（
ｎ７型埋込層３０２．ｎ−型エピタキシャル層３０３）
から成るＰＮ接合を逆バイアスすることにより行ってい
る。
抵抗領域３１１から成る各素子領域間の分離は、ｐ゛型
素子領域分離層３１２−Ｐ−型シリコン基板３０１−（
ｎ７型埋込層３０２．ｎ−型エピタキシャル層３０３）
から成るＰＮ接合を逆バイアスすることにより行ってい
る。
そして、ｐ゛型素子領域分離層３１２上に設けたアルミ
ニウムから成る基板電位供給電極３１５に負電位を印加
することにより、ｐ゛型素子領域分離層３１２−］）−
型シリコン基板３０１−（ｎ゛型埋込層３０２．ｎ−型
エピタキシャル層３０３）から成るＰＮ接合を逆バイア
スして、ｎｐｎトランジスタ３０８および３０９．並び
に拡散抵抗領域３１１から成る各素子領域間を分離する
。
ニウムから成る基板電位供給電極３１５に負電位を印加
することにより、ｐ゛型素子領域分離層３１２−］）−
型シリコン基板３０１−（ｎ゛型埋込層３０２．ｎ−型
エピタキシャル層３０３）から成るＰＮ接合を逆バイア
スして、ｎｐｎトランジスタ３０８および３０９．並び
に拡散抵抗領域３１１から成る各素子領域間を分離する
。
第３図に図示した。Ｐ゛型素子領域分離層３１２のイン
ピーダンスＲＬおよびｐ−型シリコン基板３０１のイン
ピーダンスＲＨを用いてｎｐｎ）ランジスタ３０８およ
び３０９のコレクタまでの基板電位供給インピーダンス
を簡易等価回路で示すと、第１実施例と同様乙こ、第２
図のようになる。
ピーダンスＲＬおよびｐ−型シリコン基板３０１のイン
ピーダンスＲＨを用いてｎｐｎ）ランジスタ３０８およ
び３０９のコレクタまでの基板電位供給インピーダンス
を簡易等価回路で示すと、第１実施例と同様乙こ、第２
図のようになる。
Ｐ゛型素子領域分離層３１２のインピーダンスＲＬば低
いが、Ｐ−型シリコン基板３０１のインピーダンスＲ，
は比較的高い。しかしながら１本実施例では、ｎｐｎ）
ランジスタ３０８および３０９、並びに拡散抵抗領域３
１１から成る各素子領域の周囲を取り囲むｎ−型エピタ
キシャルＨ３Ｏ３中に、半導体チップの表面からＰ−型
シリコン基板３０１に到達する。基板３０１と同一導電
型の不純物を高濃度に導入したｐ゛型素子領域分離層３
１２が形成されているので、各素子領域３０８．３０９
，３１１の周囲近傍まで基板電位を低インピーダンスで
供給することが可能となり。
いが、Ｐ−型シリコン基板３０１のインピーダンスＲ，
は比較的高い。しかしながら１本実施例では、ｎｐｎ）
ランジスタ３０８および３０９、並びに拡散抵抗領域３
１１から成る各素子領域の周囲を取り囲むｎ−型エピタ
キシャルＨ３Ｏ３中に、半導体チップの表面からＰ−型
シリコン基板３０１に到達する。基板３０１と同一導電
型の不純物を高濃度に導入したｐ゛型素子領域分離層３
１２が形成されているので、各素子領域３０８．３０９
，３１１の周囲近傍まで基板電位を低インピーダンスで
供給することが可能となり。
Ｐ−型シリコン基板３０１の高インピーダンスＲ８ばｎ
゛型埋込層３０２直下の部分のみとなるから、総合的な
基板電位供給インピーダンスは低い。
゛型埋込層３０２直下の部分のみとなるから、総合的な
基板電位供給インピーダンスは低い。
（第３実施例）
第４図は１本発明のさらに他の実施例を示す図である。
同図（ａ）は平面図、同図（ｂ）はＸ−Ｙ断面図である
。
。
第４図において、４０１ばｐ−型シリコン基板。
４０２はｎ“型埋込層、４０３はｎ−型エピタキシャル
層、４０４は５ｉＯｚ膜、４０５はポリシリコン、４０
６はＰ型ベース層、４０７はｎ゛型エミンタ層、４０８
はｎｐｎ）ランジスタ領域、４０９はｎｐｎ）ランジス
タ、４１０はｐ゛型素子領域分離層、４１１はＳｉｎ、
膜、４１２はアルミニウム電極２４１３は基板電位供給
電極である。
層、４０４は５ｉＯｚ膜、４０５はポリシリコン、４０
６はＰ型ベース層、４０７はｎ゛型エミンタ層、４０８
はｎｐｎ）ランジスタ領域、４０９はｎｐｎ）ランジス
タ、４１０はｐ゛型素子領域分離層、４１１はＳｉｎ、
膜、４１２はアルミニウム電極２４１３は基板電位供給
電極である。
本実施例では、３個のｎｐｎ）ランジスタの周囲に■溝
を掘り、その中に絶縁体としてポリシリコン４０５を埋
め込んで各素子領域の側壁分離を行っている。
を掘り、その中に絶縁体としてポリシリコン４０５を埋
め込んで各素子領域の側壁分離を行っている。
ｎｐｎ）ランジスタ領域４０８およびｎｐｎ ）ランジ
スタ４０９から成る各素子領域の周囲を取り囲むｎ−型
エピタキシャル層４０３中に、半導体チップの表面から
Ｐ−型シリコン基板４０１に到達する。基板４０１と同
一導電型の不純物を高濃度に導入し７たＰ゛型素子領域
分ＭＮ４１０が形成されている。
スタ４０９から成る各素子領域の周囲を取り囲むｎ−型
エピタキシャル層４０３中に、半導体チップの表面から
Ｐ−型シリコン基板４０１に到達する。基板４０１と同
一導電型の不純物を高濃度に導入し７たＰ゛型素子領域
分ＭＮ４１０が形成されている。
ｎｐｎトランジスタ領域４０８およびｎｐｎトランジス
タ４０９から成る各素子領域間の分離はＰ゛型素子領域
分＃Ｊｉｆ４１０−ｐ−型シリコン基板４０１−（ｎ”
型埋込層４０２．ｎ−型エピタキシャル層４０３）から
成るＰＮ接合を逆バイアスすることにより行っている。
タ４０９から成る各素子領域間の分離はＰ゛型素子領域
分＃Ｊｉｆ４１０−ｐ−型シリコン基板４０１−（ｎ”
型埋込層４０２．ｎ−型エピタキシャル層４０３）から
成るＰＮ接合を逆バイアスすることにより行っている。
そして、Ｐ゛型素子領域分離Ｎ４１０上に設けたアルミ
ニウムから成る基板電位供給電極４１３に負電位を印加
することにより、ｐ゛型累子領域分離層４１０−ｐ−型
シリコン基板４０１−（ｎ゛型埋込層４０２．ｎ”型エ
ピタキシャル層４゜３）から成るＰＮ接合を逆バイアス
して、ｎｐｎトランジスタ領域４０８およびｎｐｎ ）
ランジスタ４０９から成る各素子領域間を分離する。
ニウムから成る基板電位供給電極４１３に負電位を印加
することにより、ｐ゛型累子領域分離層４１０−ｐ−型
シリコン基板４０１−（ｎ゛型埋込層４０２．ｎ”型エ
ピタキシャル層４゜３）から成るＰＮ接合を逆バイアス
して、ｎｐｎトランジスタ領域４０８およびｎｐｎ ）
ランジスタ４０９から成る各素子領域間を分離する。
第４図に図示した。Ｐ゛型素子領域分離層４１０のイン
ピーダンスＲｔおよびｐ−型シリコン基板４０１のイン
ピーダンスＲ，を用いてｎｐｎ トランジスタのコレク
タまでの基板電位供給インピーダンスを簡易等価回路で
示すと、第１実施例と同様に、第２図のようになる。
ピーダンスＲｔおよびｐ−型シリコン基板４０１のイン
ピーダンスＲ，を用いてｎｐｎ トランジスタのコレク
タまでの基板電位供給インピーダンスを簡易等価回路で
示すと、第１実施例と同様に、第２図のようになる。
ｐ゛型素子領域分離層４１０のインピーダンスＲＬは低
いが、ｐ−型シリコン基板４０１のインピーダンスＲ１
１は比較的高い。しかしながら３本実施例では、ｎｐｎ
トランジスタ領域４０８およびｎｐｎ トランジスタ４
０９から成る各素子領域の周囲を取り囲むｎ”型エピタ
キシャル層４０３中に、半導体チップの表面からＰ−型
シリコン基板４０１に到達する１基板４０１と同一導電
型の不純物を高濃度に導入したＰ゛型素子領域分離層４
１０が形成されているので、各素子領域４０８゜４０９
の周囲近傍まで基板電位を低インピーダンスで供給する
ことが可能となり、ｐ−型シリコン基板４０１の高イン
ピーダンスＲＭはｎ９型埋込層４０２直下の部分のみと
なるから、総合的な蟇板電位供給インピーダンスは低い
。
いが、ｐ−型シリコン基板４０１のインピーダンスＲ１
１は比較的高い。しかしながら３本実施例では、ｎｐｎ
トランジスタ領域４０８およびｎｐｎ トランジスタ４
０９から成る各素子領域の周囲を取り囲むｎ”型エピタ
キシャル層４０３中に、半導体チップの表面からＰ−型
シリコン基板４０１に到達する１基板４０１と同一導電
型の不純物を高濃度に導入したＰ゛型素子領域分離層４
１０が形成されているので、各素子領域４０８゜４０９
の周囲近傍まで基板電位を低インピーダンスで供給する
ことが可能となり、ｐ−型シリコン基板４０１の高イン
ピーダンスＲＭはｎ９型埋込層４０２直下の部分のみと
なるから、総合的な蟇板電位供給インピーダンスは低い
。
本発明によれば、半導体チップ表面からの基板電位供給
インピーダンスを著しく低下させることができるので、
各素子の基板に対する寄生容量を通しての交流的結合を
減少させることが可能となる。この結果２周波数の高い
微小信号を増幅する場合等においても、集積回路の不要
な発振や、特性に対する悪影響を無くすことができる。
インピーダンスを著しく低下させることができるので、
各素子の基板に対する寄生容量を通しての交流的結合を
減少させることが可能となる。この結果２周波数の高い
微小信号を増幅する場合等においても、集積回路の不要
な発振や、特性に対する悪影響を無くすことができる。
第１図は第１実施例を示す図。
第２図は本発明の簡易等価回路を示す図。
第３図は第２実施例を示す図。
第４図は第３実施例を示す図。
第５図は従来例を示す図。
第６図は従来例の簡易等価回路を示す図である。
第１図において
１０１：ｐ−型シリコン基板
１０２：ｎ”型埋込層
１０３：ｎ−型エピタキシャル層
１０４ ：ＳｉＯ，膜
１０５：ポリシリコン
１０６：Ｐ型ベース層
１０７：ｎ”型エミツタ層
１０８：ｎｐｎトランジスタ
１０９：ｎｐｎ）ランジスタ
１１０：ｐ型拡散抵抗
１１１：拡散抵抗領域
１１２：Ｐ”型素子領域分離層
１１３：ＳｉＯ□膜
１１４ニアルミニウム電極
１１５：基板電位供給電極
第３図において
３０１：Ｐ−型シリコン基板
３０２：ｎ”型埋込層
３０３：ｎ−型エピタキシャル層
３０４：ＳｉＯ□膜
３０５：ポリシリコン
３０６：ｐ型ベース層
３０７：ｎ”型エミツタ層
３０８：ｎｐｎトランジスタ
３０９ ： ｎｐｎ ）ランジメタ
３１０：ｐ型拡散抵抗
３１１：拡散抵抗領域
３１２ ： ｐ”型素子領域分離層
３１３：ＳｉＯ□膜
３１４ニアルミニウム電極
３１５：基板電位供給電極
第４図において
４０１：ｐ−型シリコン基板
４０２：ｎ”型埋込層
４０３：ｎ−型エピタキシャル層
４０４ ：５ｉＯｚ膜
４０５：ポリシリコン
４０６：ｐ型ベース層
４０７：ｎ’型エミッタ層
４０８：ｎｐｎトランジスタ領域
： ｎｐｎ ）ランジスタ
：ｐ゛型素子領域分離層
： ５ｉ（ｈ膜
ニアルミニウム電極
二基板電位供給電極
Claims (4)
- （１）集積回路を構成する素子の側壁分離に絶縁体を用
い、各素子領域と基板との間をＰＮ接合により分離した
半導体集積回路装置において、各素子領域の周囲を取り
囲み、半導体チップの表面から基板に到達する、基板と
同一導電型の不純物を高濃度に導入した素子領域分離層
を設け、該素子領域分離層に、基板電位を供給する電極
を少なくとも１個形成した ことを特徴とする半導体集積回路装置。 - （２）集積回路を構成する素子の側壁分離を素子の周囲
に形成されたＵ溝中に絶縁体を埋め込んで行い、各素子
領域と基板との間をＰＮ接合により分離した半導体集積
回路装置において、 各素子領域の周囲を取り囲み、半導体チップの表面から
基板に到達する、基板と同一導電型の不純物を高濃度に
導入した素子領域分離層を設け、該素子領域分離層に、
基板電位を供給する電極を少なくとも１個形成した ことを特徴とする半導体集積回路装置。 - （３）集積回路を構成する素子の側壁分離を素子の周囲
に形成されたＵ溝中に絶縁体を埋め込んで行い、各素子
領域と基板との間をＰＮ接合により分離した半導体集積
回路装置において、 基板上に成長させた基板と反対導電型のエピタキシャル
層中に、各素子領域の周囲を取り囲み、半導体チップの
表面から基板に到達する、基板と同一導電型の不純物を
高濃度に導入した素子領域分離層を設け、 該素子領域分離層に、基板電位を供給する電極を少なく
とも１個形成した ことを特徴とする半導体集積回路装置。 - （４）集積回路を構成する素子の側壁分離を素子の周囲
に形成されたＶ溝中に絶縁体を埋め込んで行い、各素子
領域と基板との間をＰＮ接合により分離した半導体集積
回路装置において、 基板上に成長させた基板と反対導電型のエピタキシャル
層中に、各素子領域の周囲を取り囲み、半導体チップの
表面から基板に到達する、基板と同一導電型の不純物を
高濃度に導入した素子領域分離層を設け、 該素子領域分離層に、基板電位を供給する電極を少なく
とも１個形成した ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14803290A JPH0442959A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14803290A JPH0442959A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442959A true JPH0442959A (ja) | 1992-02-13 |
Family
ID=15443593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14803290A Pending JPH0442959A (ja) | 1990-06-06 | 1990-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768555A1 (fr) * | 1997-09-12 | 1999-03-19 | Commissariat Energie Atomique | Structure microelectronique comportant une partie de basse tension munie d'une protection contre une partie de haute tension et procede d'obtention de cette protection |
| JP2017514319A (ja) * | 2014-04-25 | 2017-06-01 | 日本テキサス・インスツルメンツ株式会社 | 高ブレークダウンｎ型埋め込み層 |
-
1990
- 1990-06-06 JP JP14803290A patent/JPH0442959A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768555A1 (fr) * | 1997-09-12 | 1999-03-19 | Commissariat Energie Atomique | Structure microelectronique comportant une partie de basse tension munie d'une protection contre une partie de haute tension et procede d'obtention de cette protection |
| WO1999014803A1 (fr) * | 1997-09-12 | 1999-03-25 | Commissariat A L'energie Atomique | Structure microelectronique comportant une partie de basse tension munie d'une protection contre une partie de haute tension et procede d'obtention de cette protection |
| US6541839B1 (en) | 1997-09-12 | 2003-04-01 | Commissariat A L'energie Atomique | Microelectronics structure comprising a low voltage part provided with protection against a high voltage part and method for obtaining said protection |
| JP2017514319A (ja) * | 2014-04-25 | 2017-06-01 | 日本テキサス・インスツルメンツ株式会社 | 高ブレークダウンｎ型埋め込み層 |
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