JPH0442968A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0442968A JPH0442968A JP2146316A JP14631690A JPH0442968A JP H0442968 A JPH0442968 A JP H0442968A JP 2146316 A JP2146316 A JP 2146316A JP 14631690 A JP14631690 A JP 14631690A JP H0442968 A JPH0442968 A JP H0442968A
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- semiconductor
- bipolar transistor
- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
- H10D10/891—Vertical heterojunction BJTs comprising lattice-mismatched active layers, e.g. SiGe strained-layer transistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、低消費電力でかつ高速な半導体装置及びその
製造方法に関する。
製造方法に関する。
（従来の技術）
従来のシリコン半導体集積回路技術では、ＭＯＳ）ラン
ジスタの信頼性及び低消費電力の観点から、電源電圧Ｖ
ｄｄの低減化が必須となりつつある。一方、電源電圧を
低減したとき、ＭＯＳトランジスタとバイポーラトラン
ジスタとを融合したトーテムポール型ＢｉＣＭＯＳゲー
ト構造を持つ集積回路では、シリコンバイポーラトラン
ジスタのエミッタ及びベース間のバンドギャップによる
ビルトインポテンシャルｖｂｌが物理的に一定であり、
スケーリングがかからない。このため、ビルトインポテ
ンシャルＶｂｌと電源電圧ｖ、、との比（Ｖ ｂ＋／
Ｖ ｄｄ）が、外部電源の低電源電圧化に伴って増大し
、ＢｉＣＭＯＳゲートが有する高速性が維持できなくな
る欠点がある。
ジスタの信頼性及び低消費電力の観点から、電源電圧Ｖ
ｄｄの低減化が必須となりつつある。一方、電源電圧を
低減したとき、ＭＯＳトランジスタとバイポーラトラン
ジスタとを融合したトーテムポール型ＢｉＣＭＯＳゲー
ト構造を持つ集積回路では、シリコンバイポーラトラン
ジスタのエミッタ及びベース間のバンドギャップによる
ビルトインポテンシャルｖｂｌが物理的に一定であり、
スケーリングがかからない。このため、ビルトインポテ
ンシャルＶｂｌと電源電圧ｖ、、との比（Ｖ ｂ＋／
Ｖ ｄｄ）が、外部電源の低電源電圧化に伴って増大し
、ＢｉＣＭＯＳゲートが有する高速性が維持できなくな
る欠点がある。
（発明が解決しようとする課題）
このように、従来は、ＢｉＣＭＯＳゲート構造を持つ集
積回路での電源電圧の低減化の要求が強い反面、その電
源電圧を低減すると、ＢｉＣＭＯＳゲートが有する高速
性を維持することができないという欠点があった。
積回路での電源電圧の低減化の要求が強い反面、その電
源電圧を低減すると、ＢｉＣＭＯＳゲートが有する高速
性を維持することができないという欠点があった。
本発明は、上記欠点を解決すべくなされたもので、電源
電圧、を低減化しても、ＢｉＣＭＯＳゲートが有する高
速性を維持することができるような半導体装置及びその
製造方法を提供することを目的とする。
電圧、を低減化しても、ＢｉＣＭＯＳゲートが有する高
速性を維持することができるような半導体装置及びその
製造方法を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置は、バ
イポーラトランジスタとＭＯＳ）ランジスタとが同一基
板上に形成される半導体装置における前記バイポーラト
ランジスタが、ヘテロ接合を有するヘテロバイポーラト
ランジスタからなるものである。
イポーラトランジスタとＭＯＳ）ランジスタとが同一基
板上に形成される半導体装置における前記バイポーラト
ランジスタが、ヘテロ接合を有するヘテロバイポーラト
ランジスタからなるものである。
また、前記ヘテロバイポーラトランジスタは、そのベー
ス領域がエミッタ領域及びコレクタ領域に使用される材
料よりも狭いバンドギャップを有する材料により構成さ
れているダブルｔ１テロ構造を有するものでもよい。
ス領域がエミッタ領域及びコレクタ領域に使用される材
料よりも狭いバンドギャップを有する材料により構成さ
れているダブルｔ１テロ構造を有するものでもよい。
さらに、バイポーラトランジスタとＭＯＳトランジスタ
とが同一基板上に形成される半導体装置における前記バ
イポーラトランジスタが、第１導電型の半導体基板と、
前記半導体基板上に形成される第２導電型の半導体領域
と、前記半導体領域に接触し、かつ、前記半導体基板上
に形成されるフィールド酸化膜上に跨がるように形成さ
れる、シリコンとゲルマニウムの混晶からなる第１導電
型の第１の半導体層と、前記第１の半導体層上に形成さ
れる第２導電型の第２の半導体層とがら構成されるヘテ
ロ接合を有するヘテロバイポーラトランジスタからなる
ものである。
とが同一基板上に形成される半導体装置における前記バ
イポーラトランジスタが、第１導電型の半導体基板と、
前記半導体基板上に形成される第２導電型の半導体領域
と、前記半導体領域に接触し、かつ、前記半導体基板上
に形成されるフィールド酸化膜上に跨がるように形成さ
れる、シリコンとゲルマニウムの混晶からなる第１導電
型の第１の半導体層と、前記第１の半導体層上に形成さ
れる第２導電型の第２の半導体層とがら構成されるヘテ
ロ接合を有するヘテロバイポーラトランジスタからなる
ものである。
本発明の半導ＩＡ＜装置の製造方法は、まず、第１導電
型の半導体基板上に第２導電型の半導体領域を形成する
。この後、前記用導体領域上にフィールド酸化膜を形成
する。また、全面に第１導電型の第１の半導体層及び第
２導電型の第２の半導体層を連続的又は非連続的に形成
する。さらに、前記第２の半導体層を選択的にエツチン
グした後、前記フィール、ド酸化股上に跨がるように前
記第１−の半導体層を選択的にエツチングするというも
のである。
型の半導体基板上に第２導電型の半導体領域を形成する
。この後、前記用導体領域上にフィールド酸化膜を形成
する。また、全面に第１導電型の第１の半導体層及び第
２導電型の第２の半導体層を連続的又は非連続的に形成
する。さらに、前記第２の半導体層を選択的にエツチン
グした後、前記フィール、ド酸化股上に跨がるように前
記第１−の半導体層を選択的にエツチングするというも
のである。
（作 用）
このような構成によれば、バイポーラトランジスタとＭ
ＯＳトランジスタを同一基板上に形成される半導体装置
において、前記バイポーラトランジスタが、ヘテロ接合
を持つヘテロバイポーラトランジスタから構成されてい
る。即ち、ヘテロバイポーラトランジスタは、そのエミ
ッタ及びベース間のバンドギャップによるビルトインポ
テンシャルが小さいため、外部電源を低電源電圧化１−
てもＢｉＣＭＯＳゲートが有する高速性を維持すること
ができる。
ＯＳトランジスタを同一基板上に形成される半導体装置
において、前記バイポーラトランジスタが、ヘテロ接合
を持つヘテロバイポーラトランジスタから構成されてい
る。即ち、ヘテロバイポーラトランジスタは、そのエミ
ッタ及びベース間のバンドギャップによるビルトインポ
テンシャルが小さいため、外部電源を低電源電圧化１−
てもＢｉＣＭＯＳゲートが有する高速性を維持すること
ができる。
また、前記ヘテロバイポーラトランジスタがダブルヘテ
ロ構造を有するものでれば、さらに効果的である。
ロ構造を有するものでれば、さらに効果的である。
さらに、本発明の方法を用いることにより、同一基板上
にＭＯＳトランジスタとヘテロバイポーラトランジスタ
を形成することができるため、低電源電圧動作が可能で
あり、かつ、高速性も維持できるようなりｉＣＭＱＳゲ
ートを提供できる。
にＭＯＳトランジスタとヘテロバイポーラトランジスタ
を形成することができるため、低電源電圧動作が可能で
あり、かつ、高速性も維持できるようなりｉＣＭＱＳゲ
ートを提供できる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図は本発明の一実施例に係わる半導体装置を示すも
のである。
のである。
同一基板上には、バイポーラトランジスタＢとＭＯＳト
ランジスタＭ１．Ｍ、が形成されている。即ぢ、Ｐ型基
板１１上には、Ｎ＋型埋め込み領域し、Ｐ−型ウェル領
域１３及びＮ−型ウェル領域１４ａ、 １４ｂが形成さ
れている。Ｐ−型ウェル領域１３及びＮ−型ウェル領域
１４ａには、それぞれソース領域１５及びドレイン領域
１Ｇが形成されている。
ランジスタＭ１．Ｍ、が形成されている。即ぢ、Ｐ型基
板１１上には、Ｎ＋型埋め込み領域し、Ｐ−型ウェル領
域１３及びＮ−型ウェル領域１４ａ、 １４ｂが形成さ
れている。Ｐ−型ウェル領域１３及びＮ−型ウェル領域
１４ａには、それぞれソース領域１５及びドレイン領域
１Ｇが形成されている。
ソース領域１５及びド１ツイン領域１６間のチャネル領
域上には、ゲート絶縁膜１７を介してゲート電極１８が
形成されている。Ｎ−型ウェル領域１４ｂには、コレク
タ取り出１．のためのＮ“領域１９、並びに内部ベース
領域２０及び外部ベース領域２１がそれぞれ形成されて
いる。内部ベース領域２０には、シリコンとゲルマニウ
ムの混晶からなる５ｉＧｅ層２２が形成されている。Ｓ
ｉ Ｇ ｅ層２２上には、アモルファスシリコンから
なるエミッタ領域２３が形成されている。エミッタ領域
２３は、Ｎ−層とＮ″層から構成されている。さらに、
ＭＯＳトランジスタＭ、、Ｍ２のドレイン領域１Ｇ、及
びバイポーラトランジスタＢのエミツタ層２３には、Ａ
ｆｌ配線層２４が接続されている。
域上には、ゲート絶縁膜１７を介してゲート電極１８が
形成されている。Ｎ−型ウェル領域１４ｂには、コレク
タ取り出１．のためのＮ“領域１９、並びに内部ベース
領域２０及び外部ベース領域２１がそれぞれ形成されて
いる。内部ベース領域２０には、シリコンとゲルマニウ
ムの混晶からなる５ｉＧｅ層２２が形成されている。Ｓ
ｉ Ｇ ｅ層２２上には、アモルファスシリコンから
なるエミッタ領域２３が形成されている。エミッタ領域
２３は、Ｎ−層とＮ″層から構成されている。さらに、
ＭＯＳトランジスタＭ、、Ｍ２のドレイン領域１Ｇ、及
びバイポーラトランジスタＢのエミツタ層２３には、Ａ
ｆｌ配線層２４が接続されている。
即ち、上記半導体装『は、バイポーラトランジスタＢが
、ヘテロ接合を持つヘテロバイポーラトランジスタ（以
下ｒＨＢＴＪという。）により構成されているものであ
る。ＨＢＴは、そのエミッタ及びベース間のバンドギャ
ップによるビルトインポテンシャルＶ、が小さく、外部
電源を低電源電圧化しても、従来のシリコンホモ接合と
比較してＶ ｂ ＋／ Ｖ ａａが増大しないため、バ
イポーラ及びＢｉＣＭＯ３回路の低電源電圧動作を可能
とすることができる。ここで、前記ヘテロバイポーラト
ランジスタのベース領域は、一般にそのエミッタ領域及
びコレクタ領域として使用される材料よりも狭いバンド
ギャップを有するもの、例えばシリコンとゲルマニウム
の混晶から構成されている。
、ヘテロ接合を持つヘテロバイポーラトランジスタ（以
下ｒＨＢＴＪという。）により構成されているものであ
る。ＨＢＴは、そのエミッタ及びベース間のバンドギャ
ップによるビルトインポテンシャルＶ、が小さく、外部
電源を低電源電圧化しても、従来のシリコンホモ接合と
比較してＶ ｂ ＋／ Ｖ ａａが増大しないため、バ
イポーラ及びＢｉＣＭＯ３回路の低電源電圧動作を可能
とすることができる。ここで、前記ヘテロバイポーラト
ランジスタのベース領域は、一般にそのエミッタ領域及
びコレクタ領域として使用される材料よりも狭いバンド
ギャップを有するもの、例えばシリコンとゲルマニウム
の混晶から構成されている。
第２図は、ＢｉＣＭＯＳデバイス中に形成されるＥＣＬ
論理回路を示すものである。ここで、３１〜３７はバイ
ポーラ！・ランジスタ、３８〜４２は抵抗、■１．．は
基準電圧、■、は入力電圧、Ｖ ｅ ｕ ＋Ｖ ６ ｕ
ｌは出力電圧をそれぞれ示１．ている。
論理回路を示すものである。ここで、３１〜３７はバイ
ポーラ！・ランジスタ、３８〜４２は抵抗、■１．．は
基準電圧、■、は入力電圧、Ｖ ｅ ｕ ＋Ｖ ６ ｕ
ｌは出力電圧をそれぞれ示１．ている。
一般に、論理振幅は、バイポーラトランジスタのベース
・エミッタ間電圧（ダイオードの順方向電圧）■、にほ
ぼ等しい。従って、負電源電圧ＶＥＲをグランドレベル
と考えると、同図に示す最も簡単なゲートで、正電源電
圧■ｃｃは、Ｖ（（≧２Ｖ＋＋Ｖｃｓ （但し、ＶＣ８はバイポーラトランジスタ３１〜３３の
ベースに印加される電圧である。） の条件で、バイポーラトランジスタを飽和させずに、Ｅ
ＣＬ論理回路を低電源電圧動作させることが可能である
。
・エミッタ間電圧（ダイオードの順方向電圧）■、にほ
ぼ等しい。従って、負電源電圧ＶＥＲをグランドレベル
と考えると、同図に示す最も簡単なゲートで、正電源電
圧■ｃｃは、Ｖ（（≧２Ｖ＋＋Ｖｃｓ （但し、ＶＣ８はバイポーラトランジスタ３１〜３３の
ベースに印加される電圧である。） の条件で、バイポーラトランジスタを飽和させずに、Ｅ
ＣＬ論理回路を低電源電圧動作させることが可能である
。
ここで、前記バイポーラトランジスタを、ベース・エミ
ッタ間電圧Ｖ、の小さなヘテロバイポーラトランジスタ
にすることで、従来のホモバイポーラトランジスタを用
いていた場合に比較し、Ｖｃｃ（ｈｏｍｏ） −Ｖｃｃ
（ｈｅ ｔ ｅ １ｏ）＝ （２Ｖ＋ （ｈｏｍｏ）
＋Ｖｃｓ）（２Ｖ＋ （ｈ ｅ ｔ ｅ １ ｏ）
＋ＶＣ８）＝ ２ （Ｖ ｔ （ｈ ｏ ｍ ｏ ）
−Ｖ、（ｈｅｔｅｌｏ）） 一２Δｖｆ （但し、■、（ｈｏｍｏ）は、ホモバイボー、′う、・
トランジスタのベース・エミッタ間電圧、■。
ッタ間電圧Ｖ、の小さなヘテロバイポーラトランジスタ
にすることで、従来のホモバイポーラトランジスタを用
いていた場合に比較し、Ｖｃｃ（ｈｏｍｏ） −Ｖｃｃ
（ｈｅ ｔ ｅ １ｏ）＝ （２Ｖ＋ （ｈｏｍｏ）
＋Ｖｃｓ）（２Ｖ＋ （ｈ ｅ ｔ ｅ １ ｏ）
＋ＶＣ８）＝ ２ （Ｖ ｔ （ｈ ｏ ｍ ｏ ）
−Ｖ、（ｈｅｔｅｌｏ）） 一２Δｖｆ （但し、■、（ｈｏｍｏ）は、ホモバイボー、′う、・
トランジスタのベース・エミッタ間電圧、■。
「・’（ｈｅｔｅｌｏ）は、ヘテロバイポーラトランジ
スタのベース・エミッタ間電圧である。）たけ電源電圧
マージンを拡大させることができる。
スタのベース・エミッタ間電圧である。）たけ電源電圧
マージンを拡大させることができる。
第３図は、トーテンポール型ＢｉＣＭＯ８複合ゲートを
示すものである。ここで、５１．５２はバイポーラトラ
ンジスタ、５３〜５６はＭＯＳＦＥＴ。
示すものである。ここで、５１．５２はバイポーラトラ
ンジスタ、５３〜５６はＭＯＳＦＥＴ。
ｖｌ。は入力電圧、Ｖ Ｏｕ Ｉは出力電圧をそれぞれ
示している。
示している。
このような回路では、負電源電圧ＶＥＲをグランドレベ
ルと考えると、正電源電圧ＶＣＣは、Ｖｃｃ≧２Ｖ。
ルと考えると、正電源電圧ＶＣＣは、Ｖｃｃ≧２Ｖ。
の条件で、バイポーラトランジスタを飽和させずに、低
電源電圧動作させることが可能である。
電源電圧動作させることが可能である。
従って、前記バイポーラトランジスタに、ベース・エミ
ッタ間電圧ｖｌの小さなヘテロバイポーラトランジスタ
を使用することで、従来のホモバイポーラトランジスタ
を用いていた場合に比較し、 Ｖ（（（ｈｏｍｏ） Ｖ（（（ｈｅ ｔ ｅ
１ ｏ）＝２ （Ｖ＋ （ｈｏｍｏ） −Ｖ、 （ｈ ｅ ｔ ｅ １ ｏ）
）−２△Ｖ 。
ッタ間電圧ｖｌの小さなヘテロバイポーラトランジスタ
を使用することで、従来のホモバイポーラトランジスタ
を用いていた場合に比較し、 Ｖ（（（ｈｏｍｏ） Ｖ（（（ｈｅ ｔ ｅ
１ ｏ）＝２ （Ｖ＋ （ｈｏｍｏ） −Ｖ、 （ｈ ｅ ｔ ｅ １ ｏ）
）−２△Ｖ 。
だけ電源電圧マージンを拡大させることができる。
これにより、例えばＢｉＣＭＯ５回路に使用する外部電
源電圧を、３．６ｖ以下にすることが可能である。
源電圧を、３．６ｖ以下にすることが可能である。
また、標準的な電源電圧で用いた場合のＢｉＣＭＯ３複
合ゲートの遅延時間は、バイポーラトランジスタがＭＯ
Ｓ）ランジスタにより駆動されてオンするまでの時間ｔ
１と、バイポーラトランジスタがオンして出力を所定電
位まで充放電する時間ｔ２との和で表される。つまり、
ビルトインポテンシャルＶｂｌの小さなＨＢＴを用いる
ことにより、時間ｔ１が減少するだけでなく、特に次の
ような効果が得られる。即ち、プルダウン用バイポーラ
トランジスタ５■のベース駆動用のＮチャネル型ＭＯ８
ＦＥＴ５３（７）ソース電位ｙ、が、ホモバイポーラト
ランジスタを用いる場合に比べて、約６７１分だけ高く
ならないため、バックゲートバイアス効果によるＮチャ
ネル型ＭＯ５ＦＥＴ５４の駆動力低下も抑えられ、ゲー
ト遅延時間が大きく改善される。
合ゲートの遅延時間は、バイポーラトランジスタがＭＯ
Ｓ）ランジスタにより駆動されてオンするまでの時間ｔ
１と、バイポーラトランジスタがオンして出力を所定電
位まで充放電する時間ｔ２との和で表される。つまり、
ビルトインポテンシャルＶｂｌの小さなＨＢＴを用いる
ことにより、時間ｔ１が減少するだけでなく、特に次の
ような効果が得られる。即ち、プルダウン用バイポーラ
トランジスタ５■のベース駆動用のＮチャネル型ＭＯ８
ＦＥＴ５３（７）ソース電位ｙ、が、ホモバイポーラト
ランジスタを用いる場合に比べて、約６７１分だけ高く
ならないため、バックゲートバイアス効果によるＮチャ
ネル型ＭＯ５ＦＥＴ５４の駆動力低下も抑えられ、ゲー
ト遅延時間が大きく改善される。
さらに、ＨＢＴを用いることによるＨＢＴ特有の電流増
幅率の増大、及びベース抵抗の減少によるゲート遅延時
間の短縮効果は当然ながら得ることができる。また、動
作環境温度の低温化に対しても、ホモバイポーラトラン
ジスタを用いる場合に比較して有利となることは言うま
でもない。
幅率の増大、及びベース抵抗の減少によるゲート遅延時
間の短縮効果は当然ながら得ることができる。また、動
作環境温度の低温化に対しても、ホモバイポーラトラン
ジスタを用いる場合に比較して有利となることは言うま
でもない。
次に、本発明に係わる半導体装置の製造方法について詳
細に説明する。
細に説明する。
第４図（ａ）及び（ｂ）は、本発明の第１の実施例に係
わる半導体装置の製造方法を示すものである。
わる半導体装置の製造方法を示すものである。
まず、同図（ａ）に示すように、Ｐ型基板ＢＩ上にＮ＋
型埋め込み層６２を形成し、Ｎ型エピタキシャル層を成
長させる。また、Ｎ型エピタキシャル層にＰ−型ウェル
６３及びＮ〜型ウェル６４をそれぞれ形成し、フィール
ド酸化膜に６５により素子分離を行う。この時、バイポ
ーラトランジスタの素子分離のために、同時にトレンチ
構造による素子分離を行っても良い。さらに、バイポー
ラトランジスタの形成領域においてコレクタ取り出しの
ためのＮ＋領域６６を形成する。次に、ＭＯ３ＦＥＴの
形成領域において１、チャンネルイオン注入を行った後
、ゲート酸化膜６７を形成する。また、例えばポリシリ
コン膜を全面に堆積形成ｊ７た後、ゲト電極６８のバタ
ーニングを行う。さらに、熱酸化を行った後、Ｐチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔの形成領域には、Ｐ″型の不純
物をイオン注入することによりＰ゛ソース領域６９及び
Ｐ′″ ドレイン領域７０を形成し２、ＮチャネルＭＯ
８ＦＥＴの形成領域には、Ｎ”型の不純物をイオン注入
することによりＮ＋ソース領域７１及びＮ＋ド１ツイン
領域７２を形成する。
型埋め込み層６２を形成し、Ｎ型エピタキシャル層を成
長させる。また、Ｎ型エピタキシャル層にＰ−型ウェル
６３及びＮ〜型ウェル６４をそれぞれ形成し、フィール
ド酸化膜に６５により素子分離を行う。この時、バイポ
ーラトランジスタの素子分離のために、同時にトレンチ
構造による素子分離を行っても良い。さらに、バイポー
ラトランジスタの形成領域においてコレクタ取り出しの
ためのＮ＋領域６６を形成する。次に、ＭＯ３ＦＥＴの
形成領域において１、チャンネルイオン注入を行った後
、ゲート酸化膜６７を形成する。また、例えばポリシリ
コン膜を全面に堆積形成ｊ７た後、ゲト電極６８のバタ
ーニングを行う。さらに、熱酸化を行った後、Ｐチャネ
ルＭ ＯＳ Ｆ Ｅ Ｔの形成領域には、Ｐ″型の不純
物をイオン注入することによりＰ゛ソース領域６９及び
Ｐ′″ ドレイン領域７０を形成し２、ＮチャネルＭＯ
８ＦＥＴの形成領域には、Ｎ”型の不純物をイオン注入
することによりＮ＋ソース領域７１及びＮ＋ド１ツイン
領域７２を形成する。
なお、イオン注入の注入条件と１．では、各々弗化硼素
（ＢＦ、）及びヒ素（Ａｓ）を約４０ｋｅＶで２〜５Ｘ
１０”ａｍ−’程度注入するのが良い。
（ＢＦ、）及びヒ素（Ａｓ）を約４０ｋｅＶで２〜５Ｘ
１０”ａｍ−’程度注入するのが良い。
ここで、Ｐ＋ソース領域６９及びＰ＋ ドレイン領域７
０の形成と同時に、バイポーラトランジスタの形成領域
において外部ベース領域７３を形成する。次に、バイポ
ーラトランジスタの形成領域においてＰ−型の不純物を
イオン注入することにより内部ベース領域７４を形成す
る。なお、この時のイオン注入の注入条件と１−７では
、弗化硼素（ＢＦ２）を約２０〜８０ｋｅＶで３〜１０
ｘ １０１３Ｃ１１ｍ−’程度注入するのが良い。この
後、ＣＶＤ法によって全面に層間膜７５を堆積形成Ｌ、
バイポーラトランジスタの形成領域においてエミッタ部
の開孔を行う。また、この開孔部を通してゲルマニウム
（Ｇｅ”）のイオン注入を行う。なお、ゲルマニウムの
注入条件としては、約４０ｋｅＶで５〜２０Ｘ１０”ｃ
ｍ−’程度注入するのが良い。次に、同ＩＺ （ｂ）に
示すように、バイポーラトランジスタのエミッタ領域と
なるアモルファスシリコン７６を、コー０００〜４００
０形成度ＣＶＤ法により全面に堆積形成する。この後、
シリコン・ゲルマニウム混晶及びシリコンの結晶化を行
うための熱処理（６００〜９００℃）を加える。これに
より、内部ベース領域７４には、シリコン・ゲルマニウ
ム混晶からなるＳ ｉＧｅ層７７が形成される。また、
この熱処理により、アモルファスシリコン７Ｂに固相エ
ピタキシャル成長を起こさせる。なお、アモルファスシ
リコン７８には、低濃度のＮ型不純物がドーピングされ
ていても良い。また、シリコンの結晶化を行うための熱
処理については、ゲルマニウムのイオン注入を行った直
後に行っても良い。
０の形成と同時に、バイポーラトランジスタの形成領域
において外部ベース領域７３を形成する。次に、バイポ
ーラトランジスタの形成領域においてＰ−型の不純物を
イオン注入することにより内部ベース領域７４を形成す
る。なお、この時のイオン注入の注入条件と１−７では
、弗化硼素（ＢＦ２）を約２０〜８０ｋｅＶで３〜１０
ｘ １０１３Ｃ１１ｍ−’程度注入するのが良い。この
後、ＣＶＤ法によって全面に層間膜７５を堆積形成Ｌ、
バイポーラトランジスタの形成領域においてエミッタ部
の開孔を行う。また、この開孔部を通してゲルマニウム
（Ｇｅ”）のイオン注入を行う。なお、ゲルマニウムの
注入条件としては、約４０ｋｅＶで５〜２０Ｘ１０”ｃ
ｍ−’程度注入するのが良い。次に、同ＩＺ （ｂ）に
示すように、バイポーラトランジスタのエミッタ領域と
なるアモルファスシリコン７６を、コー０００〜４００
０形成度ＣＶＤ法により全面に堆積形成する。この後、
シリコン・ゲルマニウム混晶及びシリコンの結晶化を行
うための熱処理（６００〜９００℃）を加える。これに
より、内部ベース領域７４には、シリコン・ゲルマニウ
ム混晶からなるＳ ｉＧｅ層７７が形成される。また、
この熱処理により、アモルファスシリコン７Ｂに固相エ
ピタキシャル成長を起こさせる。なお、アモルファスシ
リコン７８には、低濃度のＮ型不純物がドーピングされ
ていても良い。また、シリコンの結晶化を行うための熱
処理については、ゲルマニウムのイオン注入を行った直
後に行っても良い。
次に、アモルファスシリコン７６のバターニングを行い
、エミッタ領域を形成する。また、このパタニングされ
たアモルファスシリコン（エミッタ領域）７６の表面に
例えばヒ素を高濃度にイオン注入１７、エミッタ領域の
表面にＮ゛領域形成する。
、エミッタ領域を形成する。また、このパタニングされ
たアモルファスシリコン（エミッタ領域）７６の表面に
例えばヒ素を高濃度にイオン注入１７、エミッタ領域の
表面にＮ゛領域形成する。
この後、ＣＶＤ法によって全面に層間膜７８を堆積形成
１．．１０００℃、１０秒程度の熱処理を加える。また
、コンタクトホールを所定の場所に開孔した後、通常の
ＡＩ配線層７９を形成し、全面にパッシベーション膜（
図示せず）を堆積形成する。
１．．１０００℃、１０秒程度の熱処理を加える。また
、コンタクトホールを所定の場所に開孔した後、通常の
ＡＩ配線層７９を形成し、全面にパッシベーション膜（
図示せず）を堆積形成する。
このような方法によれば、ＭＯＳＦＥＴと、シリコン・
ゲルマニウム混晶をベース領域に持っＨＢＴとを同一基
板上に形成することができる。
ゲルマニウム混晶をベース領域に持っＨＢＴとを同一基
板上に形成することができる。
このため、前記第３図に示すようなトーテンボール型Ｂ
ｉＣＭＯ５複合ゲートのバイポーラトランジスタに、Ｈ
ＢＴを使用することができ、外部電源電圧を低減化して
も、ＢｉＣＭＯＳゲートが有する高速性を維持すること
ができるようになる。
ｉＣＭＯ５複合ゲートのバイポーラトランジスタに、Ｈ
ＢＴを使用することができ、外部電源電圧を低減化して
も、ＢｉＣＭＯＳゲートが有する高速性を維持すること
ができるようになる。
第５図（ａ）乃至（ｅ）は、本発明の第２の実施例に係
わる半導体装置の製造方法を示すものである。
わる半導体装置の製造方法を示すものである。
まず、同図（ａ）に示すように、Ｐ型基板８１上にＮ゛
型埋込み層８２を形成１７、Ｎ型エピタキシャル層を成
長させる。また、Ｎ型エピタキシャル層にＰ−型ウェル
８３及びＮ−型ウェル８４をそれぞれ形成し、フィール
ド酸化膜に８５により素子分離を行う。この時、バイポ
ーラトランジスタの素子分離のために、同時にトレンチ
構造による素子分離を行っても良い。さらに、バイポー
ラトランジスタの形成領域においてコレクタ取り出しの
ためのＮ４領域８Ｂを形成する。次に、ＭＯＳＦＥＴの
形成領域において、チャンネルイオン注入を行った後、
ゲート酸化膜８７を形成する。また、例えばポリシリコ
ン膜を全面に堆積形成した後、ゲート電極８８のバター
ニングを行う。さらに、熱酸化を行った後、Ｐチャネル
ＭＯ５ＦＥＴの形成領域には、Ｐ＋型の不純物をイオン
注入することによりＰ＋ソース領域８９及びＰ′″ド１
ツイン領域９ｏを形成し、ＮチャネルＭＯＳＦＥＴの形
成領域には、Ｎ“型の不純物をイオン注入することによ
りＮ＋ソース領域９１及びＮ＋ドレイン領域９２を形成
する。
型埋込み層８２を形成１７、Ｎ型エピタキシャル層を成
長させる。また、Ｎ型エピタキシャル層にＰ−型ウェル
８３及びＮ−型ウェル８４をそれぞれ形成し、フィール
ド酸化膜に８５により素子分離を行う。この時、バイポ
ーラトランジスタの素子分離のために、同時にトレンチ
構造による素子分離を行っても良い。さらに、バイポー
ラトランジスタの形成領域においてコレクタ取り出しの
ためのＮ４領域８Ｂを形成する。次に、ＭＯＳＦＥＴの
形成領域において、チャンネルイオン注入を行った後、
ゲート酸化膜８７を形成する。また、例えばポリシリコ
ン膜を全面に堆積形成した後、ゲート電極８８のバター
ニングを行う。さらに、熱酸化を行った後、Ｐチャネル
ＭＯ５ＦＥＴの形成領域には、Ｐ＋型の不純物をイオン
注入することによりＰ＋ソース領域８９及びＰ′″ド１
ツイン領域９ｏを形成し、ＮチャネルＭＯＳＦＥＴの形
成領域には、Ｎ“型の不純物をイオン注入することによ
りＮ＋ソース領域９１及びＮ＋ドレイン領域９２を形成
する。
なお、イオン注入の注入条件としては、各々弗化硼素（
ＢＦ２）及びヒ素（Ａｓ）を約４０ｋｅＶで２〜５Ｘ１
０”ｃｍ−’程度注入するのが良い。
ＢＦ２）及びヒ素（Ａｓ）を約４０ｋｅＶで２〜５Ｘ１
０”ｃｍ−’程度注入するのが良い。
次に、写真蝕刻法により、バイポーラトランジスタの活
性領域に存在する酸化膜を選択的にエツチングする。こ
の後、Ｐ型の不純物を中濃度（５〜５０ Ｘ １０ ”
ｃ ｍ−’）にドープした、バイポーラトランジスタの
ベース領域となるアモルファスシリコン層９３を、全面
に２００〜１０００人程度堆積形成形成。また、ゲルマ
ニウム（Ｇｅ”）を、約４０ｋｅＶで５〜２０ Ｘ １
０１６ｃ ｍ−’程度、アモルファスシリコン層９３に
イオン注入する。ここで、アモルファスシリコン層９３
は、ＣＶＤ法により層間膜を堆積形成し、バイポーラト
ランジスタの活性領域に開孔を設けた後に形成してもよ
い。
性領域に存在する酸化膜を選択的にエツチングする。こ
の後、Ｐ型の不純物を中濃度（５〜５０ Ｘ １０ ”
ｃ ｍ−’）にドープした、バイポーラトランジスタの
ベース領域となるアモルファスシリコン層９３を、全面
に２００〜１０００人程度堆積形成形成。また、ゲルマ
ニウム（Ｇｅ”）を、約４０ｋｅＶで５〜２０ Ｘ １
０１６ｃ ｍ−’程度、アモルファスシリコン層９３に
イオン注入する。ここで、アモルファスシリコン層９３
は、ＣＶＤ法により層間膜を堆積形成し、バイポーラト
ランジスタの活性領域に開孔を設けた後に形成してもよ
い。
また、外部ベース領域を形成するために、アモルファス
シリコン層９３に高濃度の不純物を選択的にイオン注入
する。次に、同図（ｂ）に示すように、ＣＶＤ法を用い
て、アモルファスシリコン層９３上に１０００〜４００
０人程度、バイポー形成ランジスタのエミッタ領域とな
るアモルファスシリコン層９４を堆積形成する。この時
、アモルファスシリコン層９４中には、Ｎ型不純物を中
濃度にドーピングしても良い。この後、同図（Ｃ）に示
すように、シリコン・ゲルマニウム混晶及びシリコンの
結晶化を行うための熱処理（６００〜９００℃）を加え
る。これにより、アモルファスシリコン層９３には、シ
リコンナゲルマニウム混晶からなるＰ−型の不純物を含
む内部ベース領域９５ａと、内部ベース領域９５ａより
も高濃度のＰ＋型の不純物を含む外部ベース領域９５ｂ
とが形成される。さらに、アモルファスシリコン層９４
の表面にヒ素を高濃度にイオン注入し、アモルファスシ
リコン層９４の表面にＮ＋領領域形成する。次に、アモ
ルファスシリコン層９４のパターニングを行い、エミッ
タ領域を形成する。この後、素子分離用のフィールド酸
化膜８５上に跨がるように、内部ベース領域９５ａ及び
外部ベース領域９５ｂからなる５ｉＧｅ層を選択的にエ
ツチングし、ベース領域を形成する。
シリコン層９３に高濃度の不純物を選択的にイオン注入
する。次に、同図（ｂ）に示すように、ＣＶＤ法を用い
て、アモルファスシリコン層９３上に１０００〜４００
０人程度、バイポー形成ランジスタのエミッタ領域とな
るアモルファスシリコン層９４を堆積形成する。この時
、アモルファスシリコン層９４中には、Ｎ型不純物を中
濃度にドーピングしても良い。この後、同図（Ｃ）に示
すように、シリコン・ゲルマニウム混晶及びシリコンの
結晶化を行うための熱処理（６００〜９００℃）を加え
る。これにより、アモルファスシリコン層９３には、シ
リコンナゲルマニウム混晶からなるＰ−型の不純物を含
む内部ベース領域９５ａと、内部ベース領域９５ａより
も高濃度のＰ＋型の不純物を含む外部ベース領域９５ｂ
とが形成される。さらに、アモルファスシリコン層９４
の表面にヒ素を高濃度にイオン注入し、アモルファスシ
リコン層９４の表面にＮ＋領領域形成する。次に、アモ
ルファスシリコン層９４のパターニングを行い、エミッ
タ領域を形成する。この後、素子分離用のフィールド酸
化膜８５上に跨がるように、内部ベース領域９５ａ及び
外部ベース領域９５ｂからなる５ｉＧｅ層を選択的にエ
ツチングし、ベース領域を形成する。
この後、ＣＶＤ法によって全面に層間膜９６を堆積形成
し、１０００℃、１０秒程度の熱処理を加える。また、
コンタクトホールを所定の場所に開孔した後、通常のＡ
Ｉ配線層９７を形成し、全面にパッシベーション膜（図
示せず）を堆積形成する。
し、１０００℃、１０秒程度の熱処理を加える。また、
コンタクトホールを所定の場所に開孔した後、通常のＡ
Ｉ配線層９７を形成し、全面にパッシベーション膜（図
示せず）を堆積形成する。
このような方法によれば、ＭＯＳＦＥＴと、シリコン・
ゲルマニウム混晶をベース領域に持つＨＢＴとを同一基
板上に形成することができる。
ゲルマニウム混晶をベース領域に持つＨＢＴとを同一基
板上に形成することができる。
このため、前記第３図に示すようなトーテンポル型Ｂｉ
ＣＭＯ８複合ゲートのバイポーラトランジスタに、ＨＢ
Ｔを使用することができる。また、前記第１の実施例と
比較してＨＢＴのベース・コレクタ容量を低減すること
ができる。
ＣＭＯ８複合ゲートのバイポーラトランジスタに、ＨＢ
Ｔを使用することができる。また、前記第１の実施例と
比較してＨＢＴのベース・コレクタ容量を低減すること
ができる。
第６図（ａ）及び（ｂ）は、本発明の第３の実施例に係
わる半導体装置の製造方法を示すものである。
わる半導体装置の製造方法を示すものである。
まず、同図（ａ）に示すように、Ｐ型基板１０１上にＮ
＋型埋め込み層１０２を形成し、Ｎ型エピタキシャル層
を成長させる。また、Ｎ型エピタキシャル層にＰ−型ウ
ェルＩ０３及びＮ−型ウェル１０４をそれぞれ形成し、
フィールド酸化膜に １０５により素子分離を行う。こ
の時、バイポーラトランジスタの素子分離のために、同
時にトレンチ構造による素子分離を行っても良い。さら
に、バイポーラトランジスタの形成領域においてコレク
タ取り出しのためのＮ４領域１０６を形成する。次に、
ＭＯＳＦＥＴの形成領域において、チャンネルイオン注
入を行った後、ゲート酸化膜１０７を形成する。また、
例えばポリシリコン膜を全面に堆積形成した後、ゲート
電極 １０８のバターニングを行う。さらに、熱酸化を
行った後、ＰチャネルＭＯＳＦＥＴの形成領域には、Ｐ
＋型の不純物をイオン注入することによりＰ″″ソース
領域１０９及びＰ＋ドレイン領域１１０を形成し、Ｎチ
ャネルＭＯＳＦＥＴの形成領域には、Ｎ＋型の不純物を
イオン注入することによりＮ＋ソース領域１１１及びＮ
＋ドレイン領域１１２を形成する。なお、イオン注入の
注入条件としては、各々弗化硼素（ＢＦ２）及びヒ素（
Ａｓ）を約４０ｋｅＶで２＝５ｘｌＱ”ｃｍ’程度注入
するのが良い。次に、写真蝕刻法により、バイポーラト
ランジスタの活性領域に存在する酸化膜を選択的にＪＬ
−）チングする。この後、ＣＶ Ｄ法を用いて、シリコ
ン・ゲルマニウム混晶からなるＳ ｉ Ｇ ｅ層 １１
３とアモルファスシリコン層１１４を全面に連続して堆
積形成する。この時、Ｓ ＞ Ｇ ｅ層１１３中にはＰ
型の不純物、アモルファスシリコン層１１４中にはＮ型
の不純物を、それぞれ５＝１０ｘ １０”ｃｍ−’程度
ドーピングする。なお、５ｉＧｅｌ婦 １１３及びアモ
ルファスシリコン層１１４の形成は、ＣＶＤ法により層
間膜を堆積形成１７、バイポーラトランジスタの活性領
域に開孔を設けた後に形成１７てもよい。この後、同図
（ｂ）に示すように、シリコン−ゲルマニウム混晶及び
シリコンの結晶化を行うための熱処理（６００〜９００
℃）を加える。さらに、アモルファスシリコン層１１４
の表面にヒ素を高濃度にイオン注入し、アモルファスシ
リコン層１１４の表面にＮ＋領領域形成する。次に、ア
モルファスシリコン層 １１４のパタ一ニングを行い、
エミッタ領域を形成する。また、５ｉＧｅ層１１３のバ
ターニングを行い、素子分離用のフィールド酸化Ｍ１０
５上に跨がるようなベース領域を形成する。この後、Ｃ
ＶＤ法によって全面に層間膜１１６を堆積形成し７．１
０００℃、１０秒程度の熱処理を加える。また、コンタ
クトホールを所定の場所に開孔１．た後、通常のＡＲ配
線層１１７を形成し、全面にパッシベション膜（図示せ
ず）を堆積形成する。
＋型埋め込み層１０２を形成し、Ｎ型エピタキシャル層
を成長させる。また、Ｎ型エピタキシャル層にＰ−型ウ
ェルＩ０３及びＮ−型ウェル１０４をそれぞれ形成し、
フィールド酸化膜に １０５により素子分離を行う。こ
の時、バイポーラトランジスタの素子分離のために、同
時にトレンチ構造による素子分離を行っても良い。さら
に、バイポーラトランジスタの形成領域においてコレク
タ取り出しのためのＮ４領域１０６を形成する。次に、
ＭＯＳＦＥＴの形成領域において、チャンネルイオン注
入を行った後、ゲート酸化膜１０７を形成する。また、
例えばポリシリコン膜を全面に堆積形成した後、ゲート
電極 １０８のバターニングを行う。さらに、熱酸化を
行った後、ＰチャネルＭＯＳＦＥＴの形成領域には、Ｐ
＋型の不純物をイオン注入することによりＰ″″ソース
領域１０９及びＰ＋ドレイン領域１１０を形成し、Ｎチ
ャネルＭＯＳＦＥＴの形成領域には、Ｎ＋型の不純物を
イオン注入することによりＮ＋ソース領域１１１及びＮ
＋ドレイン領域１１２を形成する。なお、イオン注入の
注入条件としては、各々弗化硼素（ＢＦ２）及びヒ素（
Ａｓ）を約４０ｋｅＶで２＝５ｘｌＱ”ｃｍ’程度注入
するのが良い。次に、写真蝕刻法により、バイポーラト
ランジスタの活性領域に存在する酸化膜を選択的にＪＬ
−）チングする。この後、ＣＶ Ｄ法を用いて、シリコ
ン・ゲルマニウム混晶からなるＳ ｉ Ｇ ｅ層 １１
３とアモルファスシリコン層１１４を全面に連続して堆
積形成する。この時、Ｓ ＞ Ｇ ｅ層１１３中にはＰ
型の不純物、アモルファスシリコン層１１４中にはＮ型
の不純物を、それぞれ５＝１０ｘ １０”ｃｍ−’程度
ドーピングする。なお、５ｉＧｅｌ婦 １１３及びアモ
ルファスシリコン層１１４の形成は、ＣＶＤ法により層
間膜を堆積形成１７、バイポーラトランジスタの活性領
域に開孔を設けた後に形成１７てもよい。この後、同図
（ｂ）に示すように、シリコン−ゲルマニウム混晶及び
シリコンの結晶化を行うための熱処理（６００〜９００
℃）を加える。さらに、アモルファスシリコン層１１４
の表面にヒ素を高濃度にイオン注入し、アモルファスシ
リコン層１１４の表面にＮ＋領領域形成する。次に、ア
モルファスシリコン層 １１４のパタ一ニングを行い、
エミッタ領域を形成する。また、５ｉＧｅ層１１３のバ
ターニングを行い、素子分離用のフィールド酸化Ｍ１０
５上に跨がるようなベース領域を形成する。この後、Ｃ
ＶＤ法によって全面に層間膜１１６を堆積形成し７．１
０００℃、１０秒程度の熱処理を加える。また、コンタ
クトホールを所定の場所に開孔１．た後、通常のＡＲ配
線層１１７を形成し、全面にパッシベション膜（図示せ
ず）を堆積形成する。
このような方法によっても、第１及び第２の実施例と同
様の効果を得ることができる。
様の効果を得ることができる。
なお、本発明が、上記各実施例に示す導電型と逆導電型
の半導体装置に関（７適用できることは言うまでもない
。
の半導体装置に関（７適用できることは言うまでもない
。
［発明の効果］
以上、説明］またように、本発明の半導体ｇ［及びその
製造方法によれば、次のような効果を奏する。
製造方法によれば、次のような効果を奏する。
バイポーラトランジスタとＭｏ５ｔ−ランジスタを同一
基板上に形成される、例えばトーテムボール型ＢｉＣＭ
ＯＳインバータ回路において、前記バイポーラトランジ
スタか、ヘテロ接合を持つヘテロバイポーラトランジス
タから構成されている。このヘテロバイポーラトランジ
スタのベス領域には、狭いバンドギャップを有するシリ
コンとゲルマニウムの混晶からなる材料が使用されてい
る。これにより、トーテムポール型ＢｉＣＭＯ８ｍ合ゲ
ートにおける一段あたりの遅延時間か、従来では、外部
電源電圧が３Ｖ以下になったときに急激に上昇］２てい
たのに対して、本発明では、外部電源電圧が２Ｖ程度ま
で変化せずに十分な高速性を得ることができた。
基板上に形成される、例えばトーテムボール型ＢｉＣＭ
ＯＳインバータ回路において、前記バイポーラトランジ
スタか、ヘテロ接合を持つヘテロバイポーラトランジス
タから構成されている。このヘテロバイポーラトランジ
スタのベス領域には、狭いバンドギャップを有するシリ
コンとゲルマニウムの混晶からなる材料が使用されてい
る。これにより、トーテムポール型ＢｉＣＭＯ８ｍ合ゲ
ートにおける一段あたりの遅延時間か、従来では、外部
電源電圧が３Ｖ以下になったときに急激に上昇］２てい
たのに対して、本発明では、外部電源電圧が２Ｖ程度ま
で変化せずに十分な高速性を得ることができた。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体装置を示す断
面図、第２図及び第３図は、それぞれ本発明の半導体装
置を使用し５たバイポーラ及びＢｉＣＭＯ３回路を示す
回路図、第４図は本発明の第１の実施例に係わる半導体
装置の製造方法を示す断面図、第５図は本発明の第２の
実施例に係わる半導体装置の製造方法を示す断面図、第
６図は本発明の第３の実施例に係わる半導体装置の製造
方法を示す断面図である。 １１・・Ｐ型基板、１２・・Ｎ４型埋め込み領域、１３
−Ｐ−型ウェル領域１．１４ａ、 １４ｂ ・Ｎ−型ウ
ェル領域、１５・・ソース領域、１６・・トレイン領域
、１７・・・ゲート絶縁膜、１８・・ゲート電極、１９
・・Ｎ３領域、２０・・内部ベース領域２０．２１・外
部ベース領域、２２・・・Ｓ Ｉ Ｇ ｅ層、２３・・
エミッタ領域、２４・・・ＡΩ配線層、３４〜３７・・
・バイポーラＩ・ランジスタ、３８〜４２・・抵抗、５
１．５２・・・バイポーラトランジスタ、５３〜５６・
・ＭＯＳ Ｆ Ｅ Ｔ。 出願人代理人 弁理士 鈴江武彦 第 図
面図、第２図及び第３図は、それぞれ本発明の半導体装
置を使用し５たバイポーラ及びＢｉＣＭＯ３回路を示す
回路図、第４図は本発明の第１の実施例に係わる半導体
装置の製造方法を示す断面図、第５図は本発明の第２の
実施例に係わる半導体装置の製造方法を示す断面図、第
６図は本発明の第３の実施例に係わる半導体装置の製造
方法を示す断面図である。 １１・・Ｐ型基板、１２・・Ｎ４型埋め込み領域、１３
−Ｐ−型ウェル領域１．１４ａ、 １４ｂ ・Ｎ−型ウ
ェル領域、１５・・ソース領域、１６・・トレイン領域
、１７・・・ゲート絶縁膜、１８・・ゲート電極、１９
・・Ｎ３領域、２０・・内部ベース領域２０．２１・外
部ベース領域、２２・・・Ｓ Ｉ Ｇ ｅ層、２３・・
エミッタ領域、２４・・・ＡΩ配線層、３４〜３７・・
・バイポーラＩ・ランジスタ、３８〜４２・・抵抗、５
１．５２・・・バイポーラトランジスタ、５３〜５６・
・ＭＯＳ Ｆ Ｅ Ｔ。 出願人代理人 弁理士 鈴江武彦 第 図
Claims (9)
- （１）バイポーラトランジスタとＭＯＳトランジスタと
が同一基板上に形成される半導体装置において、前記バ
イポーラトランジスタが、ヘテロ接合を有するヘテロバ
イポーラトランジスタであることを特徴とする半導体装
置。 - （２）前記ヘテロバイポーラトランジスタは、そのベー
ス領域がエミッタ領域及びコレクタ領域に使用される材
料よりも狭いバンドギャップを有する材料により構成さ
れているダブルヘテロ構造を有することを特徴とする請
求項１記載の半導体装置。 - （３）前記ヘテロバイポーラトランジスタのベース領域
の一部又は全部が、シリコンとゲルマニウムの混晶から
構成されていることを特徴とする請求項１記載の半導体
装置。 - （４）バイポーラトランジスタとＭＯＳトランジスタと
が同一基板上に形成される半導体装置において、前記バ
イポーラトランジスタが、ａ、第１導電型の半導体基板
と、 ｂ、前記半導体基板上に形成される第２導電型の半導体
領域と、 ｃ、前記半導体領域に接触し、かつ、前記半導体基板上
に形成されるフィールド酸化膜上に跨がるように形成さ
れる第１導電型の第１の半導体層と、 ｄ、前記第１の半導体層上に形成される第２導電型の第
２の半導体層と から構成されるヘテロ接合を有するヘテロバイポーラト
ランジスタであることを特徴とする半導体装置。 - （５）前記半導体領域がコレクタ領域であり、前記第２
の半導体層がエミッタ領域であり、前記第１の半導体層
が前記エミッタ領域及びコレクタ領域に使用される材料
よりも狭いバンドギャップを有する材料により構成され
るベース領域であることを特徴とする請求項４記載の半
導体装置。 - （６）前記半導体装置に使用される外部電源電圧が、３
．６Ｖ以下であることを特徴とする請求項１又は４記載
の半導体装置。 - （７）前記半導体装置によって、トーテムポール型Ｂｉ
ＣＭＯＳインバータ回路が構成されているとを特徴とす
る請求項１又は４記載の半導体装置。 - （８）第１導電型の半導体基板上に第２導電型の半導体
領域を形成する工程と、前記半導体領域上にフィールド
酸化膜を形成する工程と、全面に第１導電型の第１の半
導体層を形成する工程と、全面に第２導電型の第２の半
導体層を形成する工程と、前記第２の半導体層を選択的
にエッチングする工程と、前記フィールド酸化膜上に跨
がるように前記第１の半導体層を選択的にエッチングす
る工程とを具備することを特徴とする半導体装置の製造
方法。 - （９）前記半導体領域がコレクタ領域であり、前記第２
の半導体層がエミッタ領域であり、前記第１の半導体層
が前記エミッタ領域及びコレクタ領域に使用される材料
よりも狭いバンドギャップを有する材料により構成され
るベース領域であることを特徴とする請求項８記載の半
導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146316A JP2590295B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置及びその製造方法 |
| KR1019910009274A KR950006477B1 (ko) | 1990-06-06 | 1991-06-05 | 반도체장치 및 그 제조방법 |
| US08/023,153 US5399894A (en) | 1990-06-06 | 1992-10-28 | Semiconductor device having bipolar transistor and MOS transistor |
| US08/309,034 US5512772A (en) | 1990-06-06 | 1994-09-20 | Semiconductor device having bipolar transistor and MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146316A JP2590295B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442968A true JPH0442968A (ja) | 1992-02-13 |
| JP2590295B2 JP2590295B2 (ja) | 1997-03-12 |
Family
ID=15404916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146316A Expired - Fee Related JP2590295B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5399894A (ja) |
| JP (1) | JP2590295B2 (ja) |
| KR (1) | KR950006477B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395159B1 (ko) * | 2001-08-17 | 2003-08-19 | 한국전자통신연구원 | 규소게르마늄을 이용한 바이씨모스 소자 제조 방법 |
| US6828616B2 (en) | 2001-01-15 | 2004-12-07 | Samsung Electronics Co., Ltd. | Integrated circuit devices that utilize doped Poly-Si1−xGex conductive plugs as interconnects |
| KR100461156B1 (ko) * | 2002-11-20 | 2004-12-14 | 한국전자통신연구원 | 선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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