JPH0443431A - 制御記憶へのマイクロプログラム格納方法 - Google Patents
制御記憶へのマイクロプログラム格納方法Info
- Publication number
- JPH0443431A JPH0443431A JP15109490A JP15109490A JPH0443431A JP H0443431 A JPH0443431 A JP H0443431A JP 15109490 A JP15109490 A JP 15109490A JP 15109490 A JP15109490 A JP 15109490A JP H0443431 A JPH0443431 A JP H0443431A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- command
- bus
- data
- special
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 15
- 230000010365 information processing Effects 0.000 claims description 5
- 238000011068 loading method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は情報処理装置に関し、特にソフトウェアの命令
、ソフトウェアとのインタフェース制御等の実行を制御
記憶に格納されたマイクロプログラムにより行なう情報
処理装置に関し、特に、制御記憶へのマイクロプログラ
ム格納方法に関する。
、ソフトウェアとのインタフェース制御等の実行を制御
記憶に格納されたマイクロプログラムにより行なう情報
処理装置に関し、特に、制御記憶へのマイクロプログラ
ム格納方法に関する。
（従来の技術）
従来、この神の制御記憶（以′ＦＣ３と呼ぶ）はマイク
ロプログラムの設計およびその変更の容易性を考慮して
吉込み・読出し可能なメモリで構成される。Ｃ８へのマ
イクロプログラムの格納（以ｌＣＳロートと呼ぶ）は、
システム全体の立上げ制御および運転状態の監視をする
診断プロセッサ（以下ＤＧＰと呼ぶ）により制御され、
−数的に次の二つの方法がある。
ロプログラムの設計およびその変更の容易性を考慮して
吉込み・読出し可能なメモリで構成される。Ｃ８へのマ
イクロプログラムの格納（以ｌＣＳロートと呼ぶ）は、
システム全体の立上げ制御および運転状態の監視をする
診断プロセッサ（以下ＤＧＰと呼ぶ）により制御され、
−数的に次の二つの方法がある。
第１の方法は、外部記憶装置に格納されたＣＳへの格納
データ（マイクロプログラム）を−旦主記憶に展開し、
次に主記憶よりＤＧＰ内の記憶回路に取込み、そしてＤ
ＧＰからＣ５への書込み専用バスあるいは各プロセッサ
間に設けられた診断用のバスを介してＣ８へ書込む方法
である。
データ（マイクロプログラム）を−旦主記憶に展開し、
次に主記憶よりＤＧＰ内の記憶回路に取込み、そしてＤ
ＧＰからＣ５への書込み専用バスあるいは各プロセッサ
間に設けられた診断用のバスを介してＣ８へ書込む方法
である。
第２の方法は、主記憶からＣ３への格納データを読出し
、その読出されたデータをＣ５に書込む一連の動作を制
御する・回路（ＣＳローダと呼ぶ）をＣＰＵに設け、Ｃ
８への格納データを一旦主記憶に展開した後、ＤＧＰか
らＣＳローダを起動して主記憶から格納データを読出し
、Ｃ５へ書込む方法である。
、その読出されたデータをＣ５に書込む一連の動作を制
御する・回路（ＣＳローダと呼ぶ）をＣＰＵに設け、Ｃ
８への格納データを一旦主記憶に展開した後、ＤＧＰか
らＣＳローダを起動して主記憶から格納データを読出し
、Ｃ５へ書込む方法である。
上述した従来のＣＳロード方法は、ＤＧＰ等からＣＳへ
の書込み専用バスあるいは各プロセッサ間の診断バスを
介してＣ５八マイクロプログラムを格納する方法、また
はＣＰＵにＣＳローダを設け、ＤＧＰからの起動により
ＣＰＵ自身で主記憶からデータを読出してＣ３へ書込む
方法により実現しているが、いずれも、−旦主記憶にＣ
８への格納データ（マイクロプログラム）を展開した後
でなければ実行できず、このためＣＳロードが遅いとい
う欠点がある。
の書込み専用バスあるいは各プロセッサ間の診断バスを
介してＣ５八マイクロプログラムを格納する方法、また
はＣＰＵにＣＳローダを設け、ＤＧＰからの起動により
ＣＰＵ自身で主記憶からデータを読出してＣ３へ書込む
方法により実現しているが、いずれも、−旦主記憶にＣ
８への格納データ（マイクロプログラム）を展開した後
でなければ実行できず、このためＣＳロードが遅いとい
う欠点がある。
本発明の目的は、Ｃ３へのマイクロプログラムの格納時
間が短縮された５Ｃ８へのマイクロプログラム格納方法
を提供することである。
間が短縮された５Ｃ８へのマイクロプログラム格納方法
を提供することである。
（課題を解決するための手段）
本発明のＣ８へのマイクロプログラム格納方法は、外部
記憶装置に格納されているマイクロプログラムを主記憶
と制御記憶の双方に書込むための特殊コマンドを定義し
ておき、外部記憶装置から主記憶へのバス上のコマンド
を判別し、該コマンドが前記特殊コマンドであれば、該
コマンドに続くデータであるマイクロプログラムをバス
から取込み、マイクロプログラムを制御記憶へ書込む。
記憶装置に格納されているマイクロプログラムを主記憶
と制御記憶の双方に書込むための特殊コマンドを定義し
ておき、外部記憶装置から主記憶へのバス上のコマンド
を判別し、該コマンドが前記特殊コマンドであれば、該
コマンドに続くデータであるマイクロプログラムをバス
から取込み、マイクロプログラムを制御記憶へ書込む。
マイクロプログラムの主記憶への展開と同時にマイクロ
プログラムをＣ３へ書込むので、マイクロプログラムの
ロード時間が大幅に短縮される。
プログラムをＣ３へ書込むので、マイクロプログラムの
ロード時間が大幅に短縮される。
（実施例）
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロプログラム格納方法を示す情
報処理装置の一実施例の要部のブロック図である。
報処理装置の一実施例の要部のブロック図である。
Ｃ３Ｉにはマイクロプログラムが格納される。
バス２にはマイクロプログラムが格納されている外部記
憶装置（図示せず）と主記憶（図示せず）とか接続され
ており、外部記憶装置あるいはＣＰＵと主記憶との間で
主記憶読出し・古込みコマンド（総称して主記憶アクセ
スコマンドと叫ぶ）およびデータの送受か行なわれる。
憶装置（図示せず）と主記憶（図示せず）とか接続され
ており、外部記憶装置あるいはＣＰＵと主記憶との間で
主記憶読出し・古込みコマンド（総称して主記憶アクセ
スコマンドと叫ぶ）およびデータの送受か行なわれる。
コマンドレジスタ３．データレジスタ４はバス２−Ｌの
主記憶アクセスコマンド、データを取込む。書込み回路
５は制御回路７からの書込みタイミング１８号によりデ
ータレジスタ４に保持されているデータおよび書込み信
号をＣ３Ｉに送出し、該データなＣ５Ｉに書込む。アド
レスカウンタ６はＣ３Ｉのアドレスを出力する。制御回
路７はコマンドレジスタ３に、マイクロプログラムを主
記憶とＣ５Ｉの双方に書込むために定義された特殊コマ
ンドがバス２からセットされると、書込み回路５に書込
みタイミング信号を出力するとともに、アドレスカウン
タ６の更新を行なう。
主記憶アクセスコマンド、データを取込む。書込み回路
５は制御回路７からの書込みタイミング１８号によりデ
ータレジスタ４に保持されているデータおよび書込み信
号をＣ３Ｉに送出し、該データなＣ５Ｉに書込む。アド
レスカウンタ６はＣ３Ｉのアドレスを出力する。制御回
路７はコマンドレジスタ３に、マイクロプログラムを主
記憶とＣ５Ｉの双方に書込むために定義された特殊コマ
ンドがバス２からセットされると、書込み回路５に書込
みタイミング信号を出力するとともに、アドレスカウン
タ６の更新を行なう。
次に、本実施例の動作について説明する。
ＣＳロート開始にあたり、ＤＧＰ （図示せず）からＣ
Ｓロード開始情報を制御回路７に送出し、アドレスカウ
ンタ６を初期化する。ＤＧＰから外部記憶装置に対し、
ＣＳＩへの格納データを主記憶へＭ開するように実行か
指示されると、外部記憶装置は、特殊コマンドとデータ
（マイクロプログラム）をバス２に出力し、ト記憶への
展開を行う。このとき、ト記憶への前記特殊コマンドお
よびデータの出力と同時に、該コマンドはコマンドレジ
スタ３に、データはデータレジスタ４にそれぞれセット
される。コマンドレジスタ３にセットされたコマンドは
制御回路７で解析（デコート）され、？ｌＦ込み回路５
に対し書込みタイミング信号が出力される。Ｃ３Ｉの１
ワードのビット数とバス２のデータビット数との関係に
より、Ｃ８ｌの１ワードのビット数かバス２のデータビ
ット数より大きい場合には、書込み回路５はバス２のビ
ット数ごとにＣ５Ｉにデータレジスタ４の内容を書込む
か、あるいはＣ３Ｉの１ワ一ド分のビット数のレジスタ
を設け、Ｃ８１の１ワ一ド分のビットが揃うタイミング
でＣ３１に書込む。いずれの場合においても、制御回路
７はＣ３１の１ワード分の書込み後アドレスカウンタ６
の更新を行い、次の１ワードの書込みアドレスにする。
Ｓロード開始情報を制御回路７に送出し、アドレスカウ
ンタ６を初期化する。ＤＧＰから外部記憶装置に対し、
ＣＳＩへの格納データを主記憶へＭ開するように実行か
指示されると、外部記憶装置は、特殊コマンドとデータ
（マイクロプログラム）をバス２に出力し、ト記憶への
展開を行う。このとき、ト記憶への前記特殊コマンドお
よびデータの出力と同時に、該コマンドはコマンドレジ
スタ３に、データはデータレジスタ４にそれぞれセット
される。コマンドレジスタ３にセットされたコマンドは
制御回路７で解析（デコート）され、？ｌＦ込み回路５
に対し書込みタイミング信号が出力される。Ｃ３Ｉの１
ワードのビット数とバス２のデータビット数との関係に
より、Ｃ８ｌの１ワードのビット数かバス２のデータビ
ット数より大きい場合には、書込み回路５はバス２のビ
ット数ごとにＣ５Ｉにデータレジスタ４の内容を書込む
か、あるいはＣ３Ｉの１ワ一ド分のビット数のレジスタ
を設け、Ｃ８１の１ワ一ド分のビットが揃うタイミング
でＣ３１に書込む。いずれの場合においても、制御回路
７はＣ３１の１ワード分の書込み後アドレスカウンタ６
の更新を行い、次の１ワードの書込みアドレスにする。
以上の処理を連続して行うことにより、外部記憶装置が
主記憶にＣ３Ｉへのマイクロプログラムを展開すると同
時にＣＳロードが実行される。
主記憶にＣ３Ｉへのマイクロプログラムを展開すると同
時にＣＳロードが実行される。
（発明の効果）
以ト説明したように本発明は、特殊コマンドを定義し、
制御記憶への格納データ（マイクロプログラム）を主記
憶に展開する時にコマンドおよびデータをバスから取込
み、該コマンドが特殊コマンドであれば、主記憶への展
開と同時にマイクロプログラムをＣ５に書込むことによ
り、Ｃ８へのマイクロプログラムロート時間を短縮でき
る効果がある。
制御記憶への格納データ（マイクロプログラム）を主記
憶に展開する時にコマンドおよびデータをバスから取込
み、該コマンドが特殊コマンドであれば、主記憶への展
開と同時にマイクロプログラムをＣ５に書込むことによ
り、Ｃ８へのマイクロプログラムロート時間を短縮でき
る効果がある。
第１図は本発明のマイクロプログラム格納方法を示す情
報処理装置の一実施例の要部のブロック図である。 １・・・制御記憶、 ２・・・バス、 ３・・・コマンドレジスタ、 ４・・・データレジスタ、 ５・・・書込み回路、 ６・・・アドレスカウンタ、 ７・・・制御回路。 特許出願人 茨城日本電気株式会社 代 理 人 弁理士 内 原 晋
報処理装置の一実施例の要部のブロック図である。 １・・・制御記憶、 ２・・・バス、 ３・・・コマンドレジスタ、 ４・・・データレジスタ、 ５・・・書込み回路、 ６・・・アドレスカウンタ、 ７・・・制御回路。 特許出願人 茨城日本電気株式会社 代 理 人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、ソフトウェア命令の実行等を制御記憶に格納された
マイクロプログラムにより行なう情報処理装置において
、 外部記憶装置に格納されているマイクロプログラムを主
記憶と制御記憶の双方に書込むための特殊コマンドを定
義しておき、外部記憶装置から主記憶へのバス上のコマ
ンドを判別し、該コマンドが前記特殊コマンドであれば
該コマンドに続くバス上のデータであるマイクロプログ
ラムをバスから取込み、マイクロプログラムを制御記憶
へ書込む、制御記憶へのマイクロプログラム格納方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15109490A JPH0443431A (ja) | 1990-06-08 | 1990-06-08 | 制御記憶へのマイクロプログラム格納方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15109490A JPH0443431A (ja) | 1990-06-08 | 1990-06-08 | 制御記憶へのマイクロプログラム格納方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443431A true JPH0443431A (ja) | 1992-02-13 |
Family
ID=15511206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15109490A Pending JPH0443431A (ja) | 1990-06-08 | 1990-06-08 | 制御記憶へのマイクロプログラム格納方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443431A (ja) |
-
1990
- 1990-06-08 JP JP15109490A patent/JPH0443431A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| US9032185B2 (en) | Active memory command engine and method | |
| US6925522B2 (en) | Device and method capable of changing codes of micro-controller | |
| JP3579843B2 (ja) | ディジタル信号処理装置 | |
| JPH05342084A (ja) | データ記憶装置及びデータ記憶方法 | |
| EP0870237B1 (en) | Processing system and method for reading and restoring information in a ram configuration | |
| US6704858B1 (en) | Information processor and method for switching those register files | |
| JP2812630B2 (ja) | バッファ記憶装置のテスト方法およびテスト装置 | |
| JPH0443431A (ja) | 制御記憶へのマイクロプログラム格納方法 | |
| JP4471947B2 (ja) | データ処理装置及びデータ処理方法 | |
| JP2007094986A (ja) | シミュレーション装置およびシミュレーション方法 | |
| JP2000029690A (ja) | デ―タ処理の方法および装置 | |
| JP2906958B2 (ja) | ユーザプログラムロード方式 | |
| JPH0954694A (ja) | パイプラインプロセッサおよびその処理方法 | |
| JPS6148735B2 (ja) | ||
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JP3144979B2 (ja) | プログラム処理装置及び処理方法 | |
| JPH04365133A (ja) | プレロード命令実行装置及びプログラム修正装置 | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JP3853309B2 (ja) | マイクロプロセッサおよび該マイクロプロセッサで実行されるプログラムのためのコンパイル装置 | |
| KR20080044652A (ko) | Ｃｐｕ에서의 스택을 이용한 디버깅 방법 | |
| JPH0158522B2 (ja) | ||
| JPH05334074A (ja) | マイクロプロセッサ | |
| JPH01199231A (ja) | マイクロプログラム変更装置 | |
| JPS6014335A (ja) | 情報処理装置 |