JPH0443453B2 - - Google Patents
Info
- Publication number
- JPH0443453B2 JPH0443453B2 JP60250231A JP25023185A JPH0443453B2 JP H0443453 B2 JPH0443453 B2 JP H0443453B2 JP 60250231 A JP60250231 A JP 60250231A JP 25023185 A JP25023185 A JP 25023185A JP H0443453 B2 JPH0443453 B2 JP H0443453B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- data
- digit
- digital
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信においてデータを誤りや改
ざんから保護するためのデータ変換器に関する。
ざんから保護するためのデータ変換器に関する。
（従来技術とその問題点）
パケツトデータ通信では、受信側でパケツトに
誤りが検出された場合には、該パケツトを捨てて
再送要求を出す方式が多い。この場合誤り検出符
号が用いられる。ところで暗号化が用いられてい
る場合には、暗号化の前に誤り検出符号化を行な
えば、第三者によるデータの改ざんからデータを
守れることが従来から知られている。しかし、暗
号と組合わせても誤り検出符号化は暗号がない場
合に比較して簡単にならない。
誤りが検出された場合には、該パケツトを捨てて
再送要求を出す方式が多い。この場合誤り検出符
号が用いられる。ところで暗号化が用いられてい
る場合には、暗号化の前に誤り検出符号化を行な
えば、第三者によるデータの改ざんからデータを
守れることが従来から知られている。しかし、暗
号と組合わせても誤り検出符号化は暗号がない場
合に比較して簡単にならない。
（発明の目的）
本発明の目的は、上記欠点を取り除いたデータ
変換器を提供することにある。
変換器を提供することにある。
（発明の構成）
本発明のデータ変換器は、第１のデータ変換回
路と第２のデータ変換回路とから構成される。第
１のデータ変換回路は、デイジタルパターンを記
憶する記憶手段と、前記デイジタルパターンに依
存した少なくとも２つのデイジツトを出力するパ
ターン変換手段と、前記データデイジツトと前記
パターン変換手段の出力する少なくとも１つのデ
イジツトのＭ（Ｍは正整数）を法とする和を求め
る加算手段と、前記記憶手段が記憶するデイジタ
ルパターンの少なくとも１つのデイジツトを前記
加算手段の出力するデイジツトと前記パターン変
換手段の出力する少なくとも１つのデイジツトと
該デイジタルパターンの１つあるいは複数個のデ
イジツトとのＭを法とする和に書き換え、該デイ
ジタルパターンの少なくとも１つのデイジツトを
該デイジタルパターンの少なくとも２つのデイジ
ツトのＭを法とする和に書き換える書き換え手段
と、から成り、前記加算手段の出力する和を出力
データとすることを特徴とする。
路と第２のデータ変換回路とから構成される。第
１のデータ変換回路は、デイジタルパターンを記
憶する記憶手段と、前記デイジタルパターンに依
存した少なくとも２つのデイジツトを出力するパ
ターン変換手段と、前記データデイジツトと前記
パターン変換手段の出力する少なくとも１つのデ
イジツトのＭ（Ｍは正整数）を法とする和を求め
る加算手段と、前記記憶手段が記憶するデイジタ
ルパターンの少なくとも１つのデイジツトを前記
加算手段の出力するデイジツトと前記パターン変
換手段の出力する少なくとも１つのデイジツトと
該デイジタルパターンの１つあるいは複数個のデ
イジツトとのＭを法とする和に書き換え、該デイ
ジタルパターンの少なくとも１つのデイジツトを
該デイジタルパターンの少なくとも２つのデイジ
ツトのＭを法とする和に書き換える書き換え手段
と、から成り、前記加算手段の出力する和を出力
データとすることを特徴とする。
また第２のデータ変換回路は、データデイジツ
トを変換するデータ変換器において、デイジタル
パターンを記憶する記憶手段と、前記デイジタル
パターンに依存した少なくとも２つのデイジツト
を出力するパターン変換手段と、前記データデイ
ジツトと前記パターン変換手段の出力する少なく
とも１つのデイジツトのＭ（Ｍは正整数）を法と
する和を求める加算手段と、前記記憶手段が記憶
するデイジタルパターンの少なくとも１つのデイ
ジツトを前記加算手段の出力するデイジツトと前
記パターン変換手段の出力する少なくとも１つの
デイジツトと該デイジタルパターンの１つあるい
は複数個のデイジツトとのＭを法とする和に書き
換え、該デイジタルパターンの少なくとも１つの
デイジツトを該デイジタルパターンの少なくとも
２つのデイジツトのＭを法とする和に書き換える
書き換え手段と、から成り、前記加算手段の出力
する和を出力データとすることを特徴とする。
トを変換するデータ変換器において、デイジタル
パターンを記憶する記憶手段と、前記デイジタル
パターンに依存した少なくとも２つのデイジツト
を出力するパターン変換手段と、前記データデイ
ジツトと前記パターン変換手段の出力する少なく
とも１つのデイジツトのＭ（Ｍは正整数）を法と
する和を求める加算手段と、前記記憶手段が記憶
するデイジタルパターンの少なくとも１つのデイ
ジツトを前記加算手段の出力するデイジツトと前
記パターン変換手段の出力する少なくとも１つの
デイジツトと該デイジタルパターンの１つあるい
は複数個のデイジツトとのＭを法とする和に書き
換え、該デイジタルパターンの少なくとも１つの
デイジツトを該デイジタルパターンの少なくとも
２つのデイジツトのＭを法とする和に書き換える
書き換え手段と、から成り、前記加算手段の出力
する和を出力データとすることを特徴とする。
（本発明の作用・原理）
第５図は本発明の作用・原理を示すための図で
ある。図において送信側では情報源５０１から発
したパケツトは、パターン付加回路５０２により
パケツトの最後に特定パターンを付加され、暗号
器５０３により暗号化されて送出される。
ある。図において送信側では情報源５０１から発
したパケツトは、パターン付加回路５０２により
パケツトの最後に特定パターンを付加され、暗号
器５０３により暗号化されて送出される。
受信側では送信側から送られたパケツトが複合
器５０４で複合化され、パターン検出回路５０５
でパケツトの最後に前記パターンが付加されてい
るか否かを判定し、もし付加されていれば誤りや
改ざんがなく、異なるパターンに変化していれば
誤りや改ざんありと判定し、受信目的５０６にパ
ケツトを送る。ここで暗号器５０３及び複合器５
０４が伝送路上にビツト誤りが生じた場合、その
パケツトの最後まで誤りが伝搬する形の暗号器、
復号器であれば、伝送中の誤りあるいは第３者に
よる改ざんの影響がパケツトの最後の特定パター
ンにおよび、特定パターンが変化する。従つて誤
りあるいは改ざんを検出できる。誤りを伝搬する
形の暗号器、復号器の例は実施例で示す。
器５０４で複合化され、パターン検出回路５０５
でパケツトの最後に前記パターンが付加されてい
るか否かを判定し、もし付加されていれば誤りや
改ざんがなく、異なるパターンに変化していれば
誤りや改ざんありと判定し、受信目的５０６にパ
ケツトを送る。ここで暗号器５０３及び複合器５
０４が伝送路上にビツト誤りが生じた場合、その
パケツトの最後まで誤りが伝搬する形の暗号器、
復号器であれば、伝送中の誤りあるいは第３者に
よる改ざんの影響がパケツトの最後の特定パター
ンにおよび、特定パターンが変化する。従つて誤
りあるいは改ざんを検出できる。誤りを伝搬する
形の暗号器、復号器の例は実施例で示す。
（実施例）
第１図は本発明における第１のデータ変換回路
の第１実施例を示すブロツク図である。説明をわ
かり易くするためにデータは全てバイリナ表現さ
れているものとする。図においてシフトレジスタ
１０１は内部状態を表わすビツトパターンを格納
しており、初期状態では初期パターンを格納す
る。該シフトレジスタは最上位レジスタからの帰
還部がある。帰還部の結線構造の１例は、Ｍ系列
発生器で用いる結線である。符号変換回路１０２
は前記レジスタ系列１０１の格納する内部状態を
表わすビツトパターンを変換して２ビツトを出力
する。該出力の１方を排他的論理和素子１０３は
入力ビツトと排他的論理和をとり、出力ビツトと
する。該出力ビツトは前記符号変換回路１０２の
出力する残りのビツトと前記シフトレジスタ１０
１の最上位レジスタからの排他的論理和（EOR）
をとられて前記シフトレジスタの最下位レジスタ
に入力される。かくして内部状態が変化する。
の第１実施例を示すブロツク図である。説明をわ
かり易くするためにデータは全てバイリナ表現さ
れているものとする。図においてシフトレジスタ
１０１は内部状態を表わすビツトパターンを格納
しており、初期状態では初期パターンを格納す
る。該シフトレジスタは最上位レジスタからの帰
還部がある。帰還部の結線構造の１例は、Ｍ系列
発生器で用いる結線である。符号変換回路１０２
は前記レジスタ系列１０１の格納する内部状態を
表わすビツトパターンを変換して２ビツトを出力
する。該出力の１方を排他的論理和素子１０３は
入力ビツトと排他的論理和をとり、出力ビツトと
する。該出力ビツトは前記符号変換回路１０２の
出力する残りのビツトと前記シフトレジスタ１０
１の最上位レジスタからの排他的論理和（EOR）
をとられて前記シフトレジスタの最下位レジスタ
に入力される。かくして内部状態が変化する。
第２図は本発明における第２のデータ変換回路
の第１実施例を示すブロツク図である。第１のデ
ータ変換回路の第１実施例と同様データはバイナ
リデータとして話を進める。シフトレジスタ２０
１は帰還部がついており、１０１と同一である
が、最下位レジスタに入力されるビツトは最上位
レジスタからのビツトと本発明装置への入力ビツ
ト及び符号変換回路２０２の出力との排他的論理
和である。他の部分は第１図と同じである。
の第１実施例を示すブロツク図である。第１のデ
ータ変換回路の第１実施例と同様データはバイナ
リデータとして話を進める。シフトレジスタ２０
１は帰還部がついており、１０１と同一である
が、最下位レジスタに入力されるビツトは最上位
レジスタからのビツトと本発明装置への入力ビツ
ト及び符号変換回路２０２の出力との排他的論理
和である。他の部分は第１図と同じである。
第１のデータ変換回路の第１実施例と第２のデ
ータ変換回路の第１実施例のいずれか一方を暗号
用、他方を復号用に用いる。このとき、伝送上で
の誤りが復号によつて広がるのは、この誤りがシ
フトレジスタの中にはいつて抜けなくなるからで
ある。最初同一の初期パターンをシフトレジスタ
１０１と２０１にセツトすれば、誤りがなければ
復号後、もとのバイナリデータになるのは、内部
状態が、一致していれば、符号変換回路の出力ビ
ツトが同一となり、復号後には、暗号前のデータ
ビツトに同一のビツトが２度、２を法として加算
されるので元に戻るからである。シフトレジスタ
１０１，２０１の最下位レジスタには同一のビツ
トがはいるので、シフトレジスタの中味は一致し
ている。途中で伝送上に誤りが生じると、復号後
あわなくなる。このときはパケツトの再送が行な
われるようにしておき、パケツトの最初の段階で
前記初期パターンを一致するようにすれば、再送
により誤りが除去される。符号変換回路は市販の
暗号器で構成できる。
ータ変換回路の第１実施例のいずれか一方を暗号
用、他方を復号用に用いる。このとき、伝送上で
の誤りが復号によつて広がるのは、この誤りがシ
フトレジスタの中にはいつて抜けなくなるからで
ある。最初同一の初期パターンをシフトレジスタ
１０１と２０１にセツトすれば、誤りがなければ
復号後、もとのバイナリデータになるのは、内部
状態が、一致していれば、符号変換回路の出力ビ
ツトが同一となり、復号後には、暗号前のデータ
ビツトに同一のビツトが２度、２を法として加算
されるので元に戻るからである。シフトレジスタ
１０１，２０１の最下位レジスタには同一のビツ
トがはいるので、シフトレジスタの中味は一致し
ている。途中で伝送上に誤りが生じると、復号後
あわなくなる。このときはパケツトの再送が行な
われるようにしておき、パケツトの最初の段階で
前記初期パターンを一致するようにすれば、再送
により誤りが除去される。符号変換回路は市販の
暗号器で構成できる。
第３図ａは本発明における第１の変換回路の第
２実施例を示すブロツク図である。図において、
３３１は67段のシフトレジスタで、初期設定時に
は初期パターンがはいる。３０１から３２２は
ROMとセレクタから成る第３図ｂに示す回路で
ある。ROM３４１は16×８ビツトROMでアド
レス入力４ビツトに対して、該アドレスに記憶さ
れている８ビツトを出力する。セレクタ３４２は
該８ビツトのうちどのビツトを選択するかを入力
端子３４３から入力されたキーパターンの１部
（３ビツト）によつて定め、かくして定められた
１ビツトを出力する。
２実施例を示すブロツク図である。図において、
３３１は67段のシフトレジスタで、初期設定時に
は初期パターンがはいる。３０１から３２２は
ROMとセレクタから成る第３図ｂに示す回路で
ある。ROM３４１は16×８ビツトROMでアド
レス入力４ビツトに対して、該アドレスに記憶さ
れている８ビツトを出力する。セレクタ３４２は
該８ビツトのうちどのビツトを選択するかを入力
端子３４３から入力されたキーパターンの１部
（３ビツト）によつて定め、かくして定められた
１ビツトを出力する。
なお、第３図ａでは入力端子３４３は繁雑さを
避けるため省略してある。３２１，３２２は16×
１ビツトROMである。キーパターンは60ビツト
から成り、３ビツトずつ３０１〜３２０に入力さ
れる。ROM３２１の出力は入力端子３５３から
の入力ビツトと３５１でEORされ、出力端子３
５４に出力される。ROM３２２の出力は排他的
論理和素子３５１の出力と３５２でEORされ帰
還されてシフトレジスタ３３１の最上位ビツトと
３３２の排他的論理和素子で排他的論理和
（EOR）をとられて、シフトレジスタ３３１の最
下位ビツトに入力される。排他的論理和素子３５
１へはROM３２１の出力のうち８回に１度を出
力する。即ち、シフトレジスタのシフトは暗号化
すべきデータビツトの８倍の速度で動作させる。
従つて３５１のみは８分の１のクロツクで動作す
る。この８という数字は１例であり、１でもよ
い。３０１から３２２におけるROMに記憶する
パターンはランダムなパターン、例えば物理的な
ランダムパターンである。このパターンをキーと
することもできる。
避けるため省略してある。３２１，３２２は16×
１ビツトROMである。キーパターンは60ビツト
から成り、３ビツトずつ３０１〜３２０に入力さ
れる。ROM３２１の出力は入力端子３５３から
の入力ビツトと３５１でEORされ、出力端子３
５４に出力される。ROM３２２の出力は排他的
論理和素子３５１の出力と３５２でEORされ帰
還されてシフトレジスタ３３１の最上位ビツトと
３３２の排他的論理和素子で排他的論理和
（EOR）をとられて、シフトレジスタ３３１の最
下位ビツトに入力される。排他的論理和素子３５
１へはROM３２１の出力のうち８回に１度を出
力する。即ち、シフトレジスタのシフトは暗号化
すべきデータビツトの８倍の速度で動作させる。
従つて３５１のみは８分の１のクロツクで動作す
る。この８という数字は１例であり、１でもよ
い。３０１から３２２におけるROMに記憶する
パターンはランダムなパターン、例えば物理的な
ランダムパターンである。このパターンをキーと
することもできる。
第３図ａで入力端子を３５４に変え、出力端子
を３５３に変え、排他的論理和素子３５１の入力
を３２１の出力ビツトと３５４からのビツトと
し、３５１の出力を３５３へ出力するように変更
すると、第２のデータ変換回路の第２実施例とな
る。第１の変換回路の第２実施例と第２の変換回
路の第２実施例は互いに逆回路の関係にあること
は、明らかである。
を３５３に変え、排他的論理和素子３５１の入力
を３２１の出力ビツトと３５４からのビツトと
し、３５１の出力を３５３へ出力するように変更
すると、第２のデータ変換回路の第２実施例とな
る。第１の変換回路の第２実施例と第２の変換回
路の第２実施例は互いに逆回路の関係にあること
は、明らかである。
第４図は本発明における第１の変換回路の第３
実施例を示す構成図である。４３１は67段のシフ
トレジスタで、４０１から４２０は32×１ビツト
のROM、４２１，４２２は16×１ビツトの
ROMである。４０１から４２０の各ROMのア
ドレス入力５ビツの最上位ビツトはキーパターン
の１ビツトである。残りの４ビツトとシフトレジ
スタ４３１あるいはROMの出力との結線は第３
図ａと同一である。但し、ROM４２２の入力の
うち、３ビツトはキーパターンの３ビツトと
ROM４１７，４１８，４１９の出力のEORを用
いる。このキーパターンの３ビツトk0′，k1′，
k2′とし、４０１から４２０までのキーパターン
からの入力を各々k0，k1，……，k19とする。キ
ーパターンは全体として64ビツトから成り、それ
を８ビツトずつ８ワードに並べる。第６図にキー
パターンを並べた図を示す。本実施例でも第１の
変換回路の第２実施例と同様８クロツクで１ビツ
トのデータ変換を行なうものとする。k0′，k1′，
k2′，k0，k1，……，k19は第６図に示す位置のビ
ツトとする。さて、クロツクが進む毎にキーのワ
ードをワード単位に巡回シフトする。即ち、第６
図の最上位行を最下位行へそれ以外の行を１つ上
に移動する。従つて８クロツクで元に戻る。この
とき、k0′，k1′，k2′，k0，k1，……，k19は常に
同じ相対位置とする。即ち、常に第６図に示す位
置のビツトをk0′，k1′，k2′，k0，k1，……，k19
として用いる。その他の結線に関しては第３図ａ
と同じである。
実施例を示す構成図である。４３１は67段のシフ
トレジスタで、４０１から４２０は32×１ビツト
のROM、４２１，４２２は16×１ビツトの
ROMである。４０１から４２０の各ROMのア
ドレス入力５ビツの最上位ビツトはキーパターン
の１ビツトである。残りの４ビツトとシフトレジ
スタ４３１あるいはROMの出力との結線は第３
図ａと同一である。但し、ROM４２２の入力の
うち、３ビツトはキーパターンの３ビツトと
ROM４１７，４１８，４１９の出力のEORを用
いる。このキーパターンの３ビツトk0′，k1′，
k2′とし、４０１から４２０までのキーパターン
からの入力を各々k0，k1，……，k19とする。キ
ーパターンは全体として64ビツトから成り、それ
を８ビツトずつ８ワードに並べる。第６図にキー
パターンを並べた図を示す。本実施例でも第１の
変換回路の第２実施例と同様８クロツクで１ビツ
トのデータ変換を行なうものとする。k0′，k1′，
k2′，k0，k1，……，k19は第６図に示す位置のビ
ツトとする。さて、クロツクが進む毎にキーのワ
ードをワード単位に巡回シフトする。即ち、第６
図の最上位行を最下位行へそれ以外の行を１つ上
に移動する。従つて８クロツクで元に戻る。この
とき、k0′，k1′，k2′，k0，k1，……，k19は常に
同じ相対位置とする。即ち、常に第６図に示す位
置のビツトをk0′，k1′，k2′，k0，k1，……，k19
として用いる。その他の結線に関しては第３図ａ
と同じである。
第１の変換回路の第２実施例から第２の変換回
路の第２実施例を作つたように、第１の変換回路
の第３実施例から第２の変換回路の第３実施例を
作ることができ、互いに逆回路となることは明ら
かである。
路の第２実施例を作つたように、第１の変換回路
の第３実施例から第２の変換回路の第３実施例を
作ることができ、互いに逆回路となることは明ら
かである。
以上の実施例において、シフトレジスタは
RAMで構成することができ、ROMも不揮発性
メモリとすることができる。さらにROM４０１
から４２０は全て共通化あるいは一部を共通化し
てROMの節約をすることができる。また、第３
図ａの３０１〜３２２を全て16×１ビツトの
ROMとし、シフトレジスタの初期パターンをキ
ーとすることができる。これらは全て本発明の範
囲に含まれる。
RAMで構成することができ、ROMも不揮発性
メモリとすることができる。さらにROM４０１
から４２０は全て共通化あるいは一部を共通化し
てROMの節約をすることができる。また、第３
図ａの３０１〜３２２を全て16×１ビツトの
ROMとし、シフトレジスタの初期パターンをキ
ーとすることができる。これらは全て本発明の範
囲に含まれる。
（発明の効果）
以上詳細に説明したように、本発明を用いれ
ば、送信側は、例えば“ECCの作成”といつた
誤り検出符号化のための計算をせず、単にメツセ
ージの直後に特定パターン）パターンとしては任
意）を付加し、また受信側は、この特定パターン
を検査するだけでデータの誤り又は改ざんの有無
を検出できるようになり、データ通信に用いると
その性能上の効果は大きい。
ば、送信側は、例えば“ECCの作成”といつた
誤り検出符号化のための計算をせず、単にメツセ
ージの直後に特定パターン）パターンとしては任
意）を付加し、また受信側は、この特定パターン
を検査するだけでデータの誤り又は改ざんの有無
を検出できるようになり、データ通信に用いると
その性能上の効果は大きい。
第１図、第２図、第３図ａ，ｂ、第４図は本発
明における、第１のデータ変換回路の第１実施
例、第２のデータ変換回路の第１実施例、第１の
データ変換回路の第２実施例、第１のデータ変換
回路の第３実施例を示すブロツク図、第５図は本
発明の動作原理を示すための図、第６図はキーパ
ターンを示すパターン図である。 図において、１０１，２０１，３３１，４３１
はシフトレジスタ、１０２，２０２は符号変換回
路、１０３，１０４，２０３，２０４，３５１，
３５２，３３２，４３２，４３３４３４，４３
５，４５１，４５２は排他的論理和素子、３２
１，３２２，３４１，４０１〜４２２はROM、
３４２はセレクタ、５０１は情報源、５０２はパ
ターン付加回路、５０３は暗号器、５０４は復号
器、５０５はパターン検出回路、５０６は受信目
的を各々表わす。
明における、第１のデータ変換回路の第１実施
例、第２のデータ変換回路の第１実施例、第１の
データ変換回路の第２実施例、第１のデータ変換
回路の第３実施例を示すブロツク図、第５図は本
発明の動作原理を示すための図、第６図はキーパ
ターンを示すパターン図である。 図において、１０１，２０１，３３１，４３１
はシフトレジスタ、１０２，２０２は符号変換回
路、１０３，１０４，２０３，２０４，３５１，
３５２，３３２，４３２，４３３４３４，４３
５，４５１，４５２は排他的論理和素子、３２
１，３２２，３４１，４０１〜４２２はROM、
３４２はセレクタ、５０１は情報源、５０２はパ
ターン付加回路、５０３は暗号器、５０４は復号
器、５０５はパターン検出回路、５０６は受信目
的を各々表わす。
Claims (1)
- 【特許請求の範囲】 １ データデイジツトを変換して暗号データを発
生する暗号装置と前記暗号データを変換して前記
データデイジツトを復号する復号装置とからなる
データ変換器において、 (1) デイジタルパターンを記憶する記憶手段と、
前記デイジタルパターンに依存した少なくとも
２つのデイジツトを出力するパターン変換手段
と、前記データデイジツトと前記パターン変換
手段の出力する少なくとも１つのデイジツトの
Ｍ（Ｍは正整数）を法とする和を求め該和を出
力データとする加算手段と、前記記憶手段が記
憶するデイジタルパターンの少なくとも１つの
デイジツトを前記加算手段の出力するデイジツ
トと前記パターン変換手段の出力する少なくと
も１つのデイジツトと該デイジタルパターンの
１つあるいは複数個のデイジツトとのＭを法と
する和に書き換え、該デイジタルパターンの少
なくとも１つのデイジツトを該デイジタルパタ
ーンの少なくとも２つのデイジツトのＭを法と
する和に書き換える書き換え手段とから成る第
１のデータ変換回路と、 (2) デイジタルパターンを記憶する記憶手段と、
前記デイジタルパターンに依存した少なくとも
２つのデイジツトを出力するパターン変換手段
と、前記データデイジツトと前記パターン変換
手段の出力する少なくとも１つのデイジツトの
Ｍ（Ｍは正整数）を法とする和を求め該和を出
力データとする加算手段と、前記記憶手段が記
憶するデイジタルパターンの少なくとも１つの
デイジツトを前記データデイジツトと前記パタ
ーン変換手段の出力する少なくとも１つのデイ
ジツトと該デイジタルパターンの１つあるいは
複数個のデイジツトとのＭを法とする和に書き
換え、該デイジタルパターンの少なくとも１つ
のデイジツトを該デイジタルパターンの少なく
とも２つのデイジツトのＭを法とする和に書き
換える書き換え手段とから成る第２のデータ変
換回路とから構成され、前記第１のデータ変換
回路と前記第２の変換回路のいずれか一方を前
記暗号装置とし、他方を前記復号装置として用
いるデータ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250231A JPS62109446A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
| US06/925,891 US4760599A (en) | 1985-11-07 | 1986-10-30 | Data encryptor |
| CA000522301A CA1274627A (en) | 1985-11-07 | 1986-11-06 | Data converter |
| DE8686115402T DE3688235T2 (de) | 1985-11-07 | 1986-11-06 | Datenwandler. |
| EP86115402A EP0221558B1 (en) | 1985-11-07 | 1986-11-06 | Data converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250231A JPS62109446A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109446A JPS62109446A (ja) | 1987-05-20 |
| JPH0443453B2 true JPH0443453B2 (ja) | 1992-07-16 |
Family
ID=17204783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250231A Granted JPS62109446A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109446A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298829A (ja) * | 1988-05-27 | 1989-12-01 | Nec Corp | データ変換器 |
| JP4806204B2 (ja) * | 2005-03-30 | 2011-11-02 | 株式会社日立国際電気 | 暗号化データ通信システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763950A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | System and device for ciphering |
-
1985
- 1985-11-07 JP JP60250231A patent/JPS62109446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109446A (ja) | 1987-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1979000418A1 (en) | Method and device for encryption and decryption | |
| JPS6327734B2 (ja) | ||
| JP2024029084A (ja) | グループ誤りを用いる誤り検出 | |
| US20140055290A1 (en) | Methods and Apparatus in Alternate Finite Field Based Coders and Decoders | |
| US8365052B2 (en) | Encoding device for error correction, encoding method for error correction and encoding program for error correction | |
| EP0221558B1 (en) | Data converter | |
| US20160112069A1 (en) | Methods and Apparatus in Alternate Finite Field Based Coders and Decoders | |
| JPH0443453B2 (ja) | ||
| JPH05183447A (ja) | 改善された誤まり検出符号化システム | |
| JPH0443452B2 (ja) | ||
| JPS61154331A (ja) | デ−タ変換器 | |
| Vedenev et al. | Cryptanalysis of Ivanov–Krouk–Zyablov Cryptosystem | |
| JPS5815352A (ja) | ３誤り訂正符号復号方式 | |
| JPH0361210B2 (ja) | ||
| KR0149298B1 (ko) | 리드-솔로몬 디코더 | |
| JPH01298829A (ja) | データ変換器 | |
| Houghton | Cyclic redundancy checking | |
| JPS61184930A (ja) | 誤り訂正符号器 | |
| KR0155762B1 (ko) | 효율적인 에러정정 능력을 가진 리드-솔로몬 복호기 | |
| JPS59154836A (ja) | インタ−リ−ブ回路 | |
| SU590857A1 (ru) | Декодирующее устройство | |
| JPH0447334B2 (ja) | ||
| RU1810909C (ru) | Корректор ошибок | |
| SU903887A1 (ru) | Мажоритарный декодер | |
| JP5062643B2 (ja) | 誤り訂正符号化装置、誤り訂正符号化方法及びプログラム |