JPH0443452B2 - - Google Patents
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- Publication number
- JPH0443452B2 JPH0443452B2 JP60250230A JP25023085A JPH0443452B2 JP H0443452 B2 JPH0443452 B2 JP H0443452B2 JP 60250230 A JP60250230 A JP 60250230A JP 25023085 A JP25023085 A JP 25023085A JP H0443452 B2 JPH0443452 B2 JP H0443452B2
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- Japan
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- digits
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信においてデータを誤りや改
ざんから保護するためのデータ変換器に関する。
ざんから保護するためのデータ変換器に関する。
（従来技術とその問題点）
パケツトデータ通信では、受信側でパケツトに
誤りが検出された場合には、該パケツトを捨てて
再送要求を出す方式が多い。この場合誤り検出符
号が用いられる。ところで暗号化が用いられてい
る場合には、暗号化の前に誤り検出符号化を行な
えば、第三者によるデータの改ざんからデータを
守れることが従来から知られている。しかし、暗
号と組合せても誤り検出符号化は暗号がない場合
に比較して簡単にならない。
誤りが検出された場合には、該パケツトを捨てて
再送要求を出す方式が多い。この場合誤り検出符
号が用いられる。ところで暗号化が用いられてい
る場合には、暗号化の前に誤り検出符号化を行な
えば、第三者によるデータの改ざんからデータを
守れることが従来から知られている。しかし、暗
号と組合せても誤り検出符号化は暗号がない場合
に比較して簡単にならない。
（発明の目的）
本発明の目的は、上記欠点を取り除いたデータ
変換器を提供することにある。
変換器を提供することにある。
（発明の構成）
本発明のデータ変換器は、第１のデータ変換回
路と第２のデータ変換回路とから構成される。第
１のデータ変換回路は、デイジタルパターンを記
憶する記憶手段と、前記デイジタルパターンに依
存したデイジツトを出力するパターン変換手段
と、前記データデイジツトと前記パターン変換手
段の出力するデイジツトのＭ（Ｍは正整数）を法
とする和を求める加算手段と、前記記憶手段が記
憶するデイジタルパターンの少なくとも１つのデ
イジツトを前記データデイジツトと該デイジタル
パターンの１つあるいは複数個のデイジツトとの
Ｍを法とする和に書き換え、該デイジタルパター
ンの少なくとも１つのデイジツトを該デイジタル
パターンの少なくとも２つのデイジツトのＭを法
とする和に書き換える書き換え手段と、から成
り、前記加算手段の出力する和を出力データとす
ることを特徴とする。
路と第２のデータ変換回路とから構成される。第
１のデータ変換回路は、デイジタルパターンを記
憶する記憶手段と、前記デイジタルパターンに依
存したデイジツトを出力するパターン変換手段
と、前記データデイジツトと前記パターン変換手
段の出力するデイジツトのＭ（Ｍは正整数）を法
とする和を求める加算手段と、前記記憶手段が記
憶するデイジタルパターンの少なくとも１つのデ
イジツトを前記データデイジツトと該デイジタル
パターンの１つあるいは複数個のデイジツトとの
Ｍを法とする和に書き換え、該デイジタルパター
ンの少なくとも１つのデイジツトを該デイジタル
パターンの少なくとも２つのデイジツトのＭを法
とする和に書き換える書き換え手段と、から成
り、前記加算手段の出力する和を出力データとす
ることを特徴とする。
また第２のデータ変換回路は、データデイジツ
トを変換するデータ変換器において、デイジタル
パターンを記憶する記憶手段と、前記デイジタル
パターンに依存したデイジツトを出力するパター
ン変換手段と、前記データデイジツトと前記パタ
ーン変換手段の出力するデイジツトのＭ（Ｍは正
整数）を法とする和を求める加算手段と、前記記
憶手段が記憶するデイジタルパターンの少なくと
も１つのデイジツトを前記データデイジツトと該
デイジタルパターンの１つあるいは複数個のデイ
ジツトとのＭを法とする和に書き換え、該デイジ
タルパターンの少なくとも１つのデイジツトを該
デイジタルパターンの少なくとも２つのデイジツ
トのＭを法とする和に書き換える書き換え手段
と、から成り、前記加算手段の出力する和を出力
データとすることを特徴とする。
トを変換するデータ変換器において、デイジタル
パターンを記憶する記憶手段と、前記デイジタル
パターンに依存したデイジツトを出力するパター
ン変換手段と、前記データデイジツトと前記パタ
ーン変換手段の出力するデイジツトのＭ（Ｍは正
整数）を法とする和を求める加算手段と、前記記
憶手段が記憶するデイジタルパターンの少なくと
も１つのデイジツトを前記データデイジツトと該
デイジタルパターンの１つあるいは複数個のデイ
ジツトとのＭを法とする和に書き換え、該デイジ
タルパターンの少なくとも１つのデイジツトを該
デイジタルパターンの少なくとも２つのデイジツ
トのＭを法とする和に書き換える書き換え手段
と、から成り、前記加算手段の出力する和を出力
データとすることを特徴とする。
（本発明の作用・原理）
第４図は本発明の作用・原理を示すための図で
ある。図において送信側では情報源４０１から発
したパケツトは、パターン付加回路４０２により
パケツトの最後に特定パターンを付加され、暗号
器４０３により暗号化されて送出される。
ある。図において送信側では情報源４０１から発
したパケツトは、パターン付加回路４０２により
パケツトの最後に特定パターンを付加され、暗号
器４０３により暗号化されて送出される。
受信側では送信側から送られたパケツトが復号
器４０４で復号化され、パターン検出回路４０５
でパケツトの最後に前記パターンが付加されてい
るか否かを判定し、もし付加されていれば誤りや
改ざんがなく、異なるパターンに変化していれば
誤りや改ざんありと判定し、受信目的４０６にパ
ケツトを送る。ここで暗号器４０３及び復号器４
０４が伝送路上にビツト誤りが生じた場合、その
パケツトの最後まで誤りが伝搬する形の暗号器、
復号器であれば、伝送中の誤りあるいは第３者に
よる改ざんの影響がパケツトの最後の特定パター
ンにおよび、特定パターンが変化する。従つて誤
りあるいは改ざんを検出できる。誤りを伝搬する
形の暗号器、復号器の例は実施例で示す。
器４０４で復号化され、パターン検出回路４０５
でパケツトの最後に前記パターンが付加されてい
るか否かを判定し、もし付加されていれば誤りや
改ざんがなく、異なるパターンに変化していれば
誤りや改ざんありと判定し、受信目的４０６にパ
ケツトを送る。ここで暗号器４０３及び復号器４
０４が伝送路上にビツト誤りが生じた場合、その
パケツトの最後まで誤りが伝搬する形の暗号器、
復号器であれば、伝送中の誤りあるいは第３者に
よる改ざんの影響がパケツトの最後の特定パター
ンにおよび、特定パターンが変化する。従つて誤
りあるいは改ざんを検出できる。誤りを伝搬する
形の暗号器、復号器の例は実施例で示す。
第１図は本発明における第１のデータ変換回路
の実施例を示すブロツク図である。説明をわかり
易くするためにデータは全てバイナリ表現されて
いるものとする。図においてシフトレジスタ１０
１は内部状態を表わすビツトパターンを格納して
おり、初期状態では初期パターンを格納する。該
シフトレジスタは最上位レジスタからの帰還部が
ある。帰還部の結線構造の１例は、Ｍ系列発生器
で用いる結線である。符号変換回路１０２は前記
レジスタ系列１０１の格納する内部状態を表わす
ビツトパターンを変換して１ビツトを出力する。
該出力を排他的論理和素子１０３は入力ビツトと
排他的論理和をとり、出力ビツトとする。該出力
ビツトは前記シフトレジスタ１０１の最上位レジ
スタからのビツトと排他的論理和（EOR）をと
られて前記シフトレジスタの最下位レジスタに入
力される。かくして内部状態が変化する。
の実施例を示すブロツク図である。説明をわかり
易くするためにデータは全てバイナリ表現されて
いるものとする。図においてシフトレジスタ１０
１は内部状態を表わすビツトパターンを格納して
おり、初期状態では初期パターンを格納する。該
シフトレジスタは最上位レジスタからの帰還部が
ある。帰還部の結線構造の１例は、Ｍ系列発生器
で用いる結線である。符号変換回路１０２は前記
レジスタ系列１０１の格納する内部状態を表わす
ビツトパターンを変換して１ビツトを出力する。
該出力を排他的論理和素子１０３は入力ビツトと
排他的論理和をとり、出力ビツトとする。該出力
ビツトは前記シフトレジスタ１０１の最上位レジ
スタからのビツトと排他的論理和（EOR）をと
られて前記シフトレジスタの最下位レジスタに入
力される。かくして内部状態が変化する。
第２図は本発明における第２のデータ変換回路
の実施例を示すブロツク図である。第１のデータ
変換回路の実施例と同様データはバイナリデータ
として話を進める。シフトレジスタ２０１は帰還
部がついており、１０１と同一であるが、最下位
レジスタに入力されるビツトは最上位レジスタか
らのビツトと本発明装置への入力ビツトとの排他
的論理和である。他の部分は第１図と同じであ
る。
の実施例を示すブロツク図である。第１のデータ
変換回路の実施例と同様データはバイナリデータ
として話を進める。シフトレジスタ２０１は帰還
部がついており、１０１と同一であるが、最下位
レジスタに入力されるビツトは最上位レジスタか
らのビツトと本発明装置への入力ビツトとの排他
的論理和である。他の部分は第１図と同じであ
る。
第１のデータ変換回路の実施例と第２のデータ
変換回路の実施例のいずれか一方を暗号用、他方
を復号用に用いる。このとき、伝送上での誤りが
復号によつて広がるのは、この誤りがシフトレジ
スタの中にはいつて抜けなくなるからである。最
初同一の初期パターンをシフトレジスタ１０１と
２０１にセツトすれば、誤りがなければ復号後、
もとのバイナリデータになるのは、内部状態が、
一致していれば、符号変換回路の出力ビツトが同
一となり、復号後には、暗号前のデータビツトに
同一のビツトが２度、２を法として加算されるの
で元に戻るからである。シフトレジスタ１０１，
２０１の最下位レジスタには同一のビツトがはい
るので、シフトレジスタの中味は一致している。
途中で伝送上に誤りが生じると、復号後あわなく
なる。このときはパケツトの再送が行なわれるよ
うにしておき、パケツトの最初の段階で前記初期
パターンを一致するようにすれば、再送により誤
りが除去される。初期パターンはキーとすること
ができる。符号変換回路としては暗号器やロム
（ROM）やラム（RAM）のメモリで構成できる
が、第３図に示す回路でも構成できる。第３図に
はシフトレジスタ１０１あるいは２０１を３３１
という番号を付与して示してある。３５１は排他
的論理和素子１０３あるいは２０３につながり、
３５２は１０４あるいは２０４に相当する。
変換回路の実施例のいずれか一方を暗号用、他方
を復号用に用いる。このとき、伝送上での誤りが
復号によつて広がるのは、この誤りがシフトレジ
スタの中にはいつて抜けなくなるからである。最
初同一の初期パターンをシフトレジスタ１０１と
２０１にセツトすれば、誤りがなければ復号後、
もとのバイナリデータになるのは、内部状態が、
一致していれば、符号変換回路の出力ビツトが同
一となり、復号後には、暗号前のデータビツトに
同一のビツトが２度、２を法として加算されるの
で元に戻るからである。シフトレジスタ１０１，
２０１の最下位レジスタには同一のビツトがはい
るので、シフトレジスタの中味は一致している。
途中で伝送上に誤りが生じると、復号後あわなく
なる。このときはパケツトの再送が行なわれるよ
うにしておき、パケツトの最初の段階で前記初期
パターンを一致するようにすれば、再送により誤
りが除去される。初期パターンはキーとすること
ができる。符号変換回路としては暗号器やロム
（ROM）やラム（RAM）のメモリで構成できる
が、第３図に示す回路でも構成できる。第３図に
はシフトレジスタ１０１あるいは２０１を３３１
という番号を付与して示してある。３５１は排他
的論理和素子１０３あるいは２０３につながり、
３５２は１０４あるいは２０４に相当する。
図において、３３１は67段のシフトレジスタ
で、初期設定時には初期パターンがはいる。３０
１から３２１はROMとセレクタから成る第３図
ｂに示す回路である。ROM３４１は16×８ビツ
トROMでアドレス入力４ビツトに対して、該ア
ドレスに記憶されている８ビツトを出力する。セ
レクタ３４２は該８ビツトのうちどのビツトを選
択するかを入力端子３４３から入力されたキーパ
ターンの１部（３ビツト）によつて定め、かくし
て定められた１ビツトを出力する。
で、初期設定時には初期パターンがはいる。３０
１から３２１はROMとセレクタから成る第３図
ｂに示す回路である。ROM３４１は16×８ビツ
トROMでアドレス入力４ビツトに対して、該ア
ドレスに記憶されている８ビツトを出力する。セ
レクタ３４２は該８ビツトのうちどのビツトを選
択するかを入力端子３４３から入力されたキーパ
ターンの１部（３ビツト）によつて定め、かくし
て定められた１ビツトを出力する。
なお、第３図ａでは入力端子３４３は繁雑さを
避けるため省略してある。３２１は16×１ビツト
ROMである。キーパターンは60ビツトから成
り、３ビツトずつ３０１〜３２０に入力される。
３０１から３２１におけるROMに記憶するパタ
ーンはランダムなパターン、例えば物理的なラン
ダムパターンである。このパターンをキーとする
こともできる。
避けるため省略してある。３２１は16×１ビツト
ROMである。キーパターンは60ビツトから成
り、３ビツトずつ３０１〜３２０に入力される。
３０１から３２１におけるROMに記憶するパタ
ーンはランダムなパターン、例えば物理的なラン
ダムパターンである。このパターンをキーとする
こともできる。
以上の実施例において、シフトレジスタは
RAMで構成することができ、ROMも不揮発性
RAMとすることがてきる。また、第３図ａの３
０１〜３２１を全て16×１ビツトのROMとし、
初期パターンをキーとすることもできる。これら
の変更は全て本発明の範囲に含まれる。
RAMで構成することができ、ROMも不揮発性
RAMとすることがてきる。また、第３図ａの３
０１〜３２１を全て16×１ビツトのROMとし、
初期パターンをキーとすることもできる。これら
の変更は全て本発明の範囲に含まれる。
（発明の効果）
以上詳細に説明したように、本発明を用いれ
ば、送信側は、例えば“ECCの作成”といつた
誤り検出符号化のための計算をせず、単にメツセ
ージの直後に特定パターン（パターンとしては任
意）を付加し、また受信側は、この特定パターン
を検査するだけでデータの誤り又は改ざんの有無
を検出できるようになり、データ通信に用いると
その性能上の効果は大きい。
ば、送信側は、例えば“ECCの作成”といつた
誤り検出符号化のための計算をせず、単にメツセ
ージの直後に特定パターン（パターンとしては任
意）を付加し、また受信側は、この特定パターン
を検査するだけでデータの誤り又は改ざんの有無
を検出できるようになり、データ通信に用いると
その性能上の効果は大きい。
第１図、第２図は本発明の第１のデータ変換回
路の実施例、第２のデータ変換回路の実施例を示
すブロツク図、第３図ａ，ｂは符号変換回路を示
す構成図、第４図は本発明の動作原理を示すため
のブロツク図である。 図において、１０１，２０１，３３１はシフト
レジスタ、１０２，２０２は符号変換回路、１０
３，２０３，３３２は排他的論理和素子、３２
１，３４１はROM、３４２はセレクタ、４０１
は情報源、４０２はパターン付加回路、４０３は
暗号器、４０４は復号器、４０５はパターン検出
回路、４０６は受信目的を各々に示す。
路の実施例、第２のデータ変換回路の実施例を示
すブロツク図、第３図ａ，ｂは符号変換回路を示
す構成図、第４図は本発明の動作原理を示すため
のブロツク図である。 図において、１０１，２０１，３３１はシフト
レジスタ、１０２，２０２は符号変換回路、１０
３，２０３，３３２は排他的論理和素子、３２
１，３４１はROM、３４２はセレクタ、４０１
は情報源、４０２はパターン付加回路、４０３は
暗号器、４０４は復号器、４０５はパターン検出
回路、４０６は受信目的を各々に示す。
Claims (1)
- 【特許請求の範囲】 １ データデイジツトを変換して暗号データを発
生する暗号装置と前記暗号データを変換して前記
データデイジツトを復号する復号装置とからなる
データ変換器において、 (1) デイジタルパターンを記憶する記憶手段と、
前記デイジタルパターンに依存したデイジツト
を出力するパターン変換手段と、前記データデ
イジツトと前記パターン変換手段の出力するデ
イジツトのＭ（Ｍは正整数）を法とする和を求
め該和を出力データとする加算手段と、前記記
憶手段が記憶するデイジタルパターンの少なく
とも１つのデイジツトを前記加算手段の出力す
るデイジツトと該デイジタルパターンの１つあ
るいは複数個のデイジツトとのＭを法とする和
に書き換え、該デイジタルパターンの少なくと
も１つのデイジツトを該デイジタルパターンの
少なくとも２つのデイジツトのＭを法とする和
に書き換える書き換え手段とから成る第１のデ
ータ変換回路と、 (2) デイジタルパターンを記憶する記憶手段と、
前記デイジタルパターンに依存したデイジツト
を出力するパターン変換手段と、前記データデ
イジツトと前記パターン変換手段の出力するデ
イジツトのＭ（Ｍは正整数）を法とする和を求
め該和を出力データとする加算手段と、前記記
憶手段が記憶するデイジタルパターンの少なく
とも１つのデイジツトを前記データデイジツト
と該デイジタルパターンの１つあるいは複数個
のデイジツトとのＭを法とする和に書き換え、
該デイジタルパターンの少なくとも１つのデイ
ジツトを該デイジタルパターンの少なくとも２
つのデイジツトのＭを法とする和に書き換える
書き換え手段とから成る第２のデータ変換回路 とから構成され、前記第１のデータ変換回路と前
記第２の変換回路のいずれか一方を前記暗号装置
とし、他方を前記復号装置として用いるデータ変
換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250230A JPS62109445A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
| US06/925,891 US4760599A (en) | 1985-11-07 | 1986-10-30 | Data encryptor |
| CA000522301A CA1274627A (en) | 1985-11-07 | 1986-11-06 | Data converter |
| DE8686115402T DE3688235T2 (de) | 1985-11-07 | 1986-11-06 | Datenwandler. |
| EP86115402A EP0221558B1 (en) | 1985-11-07 | 1986-11-06 | Data converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250230A JPS62109445A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109445A JPS62109445A (ja) | 1987-05-20 |
| JPH0443452B2 true JPH0443452B2 (ja) | 1992-07-16 |
Family
ID=17204771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250230A Granted JPS62109445A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109445A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763950A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | System and device for ciphering |
-
1985
- 1985-11-07 JP JP60250230A patent/JPS62109445A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109445A (ja) | 1987-05-20 |
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