JPH0443649A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0443649A JPH0443649A JP15182490A JP15182490A JPH0443649A JP H0443649 A JPH0443649 A JP H0443649A JP 15182490 A JP15182490 A JP 15182490A JP 15182490 A JP15182490 A JP 15182490A JP H0443649 A JPH0443649 A JP H0443649A
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- drain
- electrode
- potential
- gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
Ｌ Ｄ Ｄ （ＩｉｇＭＩｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造を有するＭＯ３形半導体装置及びその製造方法
に関し、素子の微細化に際して更にホットエレクトロン
による素子の劣化を防止し、信頼性の高い半導体装置を
得ることを目的とし、 ゲー・ｌ−電極の側部に絶縁膜を介して導電性側壁部を
設け、ドレイン側の側壁部を、ドレイン電極の電位に対
してソース電極の電位側にある導電部分に電気的に接続
した構成とし、又、基板上にゲート電極を形成し、これ
をマスクにして低濃度領域を形成する工程と、表面に絶
縁膜を形成後、その表面に導電性膜を形成する工程と、
グーｌ−電極側部に導電性側壁部を形成する工程と、導
電性側壁部をマスクにして高濃度領域を形成する工程と
、表面に絶縁膜を形成後に開口部を設け、ここにソース
電極及びドレイン電極を形成する際に、ドレイン側の側
壁部を、ソース電極、又はドレイン電極の電位に対して
ソース電極の電位側にある導電部分に電気的に接続する
工程どを含む。
）構造を有するＭＯ３形半導体装置及びその製造方法
に関し、素子の微細化に際して更にホットエレクトロン
による素子の劣化を防止し、信頼性の高い半導体装置を
得ることを目的とし、 ゲー・ｌ−電極の側部に絶縁膜を介して導電性側壁部を
設け、ドレイン側の側壁部を、ドレイン電極の電位に対
してソース電極の電位側にある導電部分に電気的に接続
した構成とし、又、基板上にゲート電極を形成し、これ
をマスクにして低濃度領域を形成する工程と、表面に絶
縁膜を形成後、その表面に導電性膜を形成する工程と、
グーｌ−電極側部に導電性側壁部を形成する工程と、導
電性側壁部をマスクにして高濃度領域を形成する工程と
、表面に絶縁膜を形成後に開口部を設け、ここにソース
電極及びドレイン電極を形成する際に、ドレイン側の側
壁部を、ソース電極、又はドレイン電極の電位に対して
ソース電極の電位側にある導電部分に電気的に接続する
工程どを含む。
〔産業上の利用分野〕
本発明は、ＬＤＤ構造を有するＭＯ３形半導体装置及び
その製造方法に関する。
その製造方法に関する。
近年、集積回路の技術の発展は目覚ましく、３年間ごと
に約４倍の集積度の向上か達成されている。このような
集積度の向上に伴なってｊ−ランジスタも微細化される
が、使用電圧としては規格統一の社会的要望等によって
低下させるわけにはいかない。こうしたことから、微細
化されたトランジスタには局部的に高電界が印加される
領域ができ、その結果、例えばＭＯ３形電界効果トラン
ジスタではホットエレクトロンによる素子の劣化が深刻
な問題となってきている。このような問題に対処するた
めに、ゲート電極近傍に発生する電界集中を低濃度拡散
層（ドレインの一部）の部分で緩和するＬＤＤ構造の電
界効果トランジスタが多く用いられているが、それでも
まだその効果は十分てないことも多く、その改善か強く
望まれている。
に約４倍の集積度の向上か達成されている。このような
集積度の向上に伴なってｊ−ランジスタも微細化される
が、使用電圧としては規格統一の社会的要望等によって
低下させるわけにはいかない。こうしたことから、微細
化されたトランジスタには局部的に高電界が印加される
領域ができ、その結果、例えばＭＯ３形電界効果トラン
ジスタではホットエレクトロンによる素子の劣化が深刻
な問題となってきている。このような問題に対処するた
めに、ゲート電極近傍に発生する電界集中を低濃度拡散
層（ドレインの一部）の部分で緩和するＬＤＤ構造の電
界効果トランジスタが多く用いられているが、それでも
まだその効果は十分てないことも多く、その改善か強く
望まれている。
第６図は従来のＬＤＤ構造ＭＯ３形電界効果！・ランン
スタの一例の構造図を示す。同図において、ソース高濃
度拡散領域１ｓ及びドレイン高濃度拡散領域１８．ソー
ス低濃度拡散領域２１１及びドレイン高濃度拡散領域２
．は、ゲート電極３及びその側壁に設けられた側壁絶縁
膜４を用いたイオン？ｆ−人によって形成され、特に、
ドレイン近傍に発生ずる電界の集中をドレイン低濃度拡
散領域２１）において緩和してホットエレクｉ・ロンに
よる素子劣化を防止する。なお、同図中、５はソース電
極、６はドレイン間隔、７は絶縁膜、８はゲーＩ・酸化
膜、９は半導体基板である。
スタの一例の構造図を示す。同図において、ソース高濃
度拡散領域１ｓ及びドレイン高濃度拡散領域１８．ソー
ス低濃度拡散領域２１１及びドレイン高濃度拡散領域２
．は、ゲート電極３及びその側壁に設けられた側壁絶縁
膜４を用いたイオン？ｆ−人によって形成され、特に、
ドレイン近傍に発生ずる電界の集中をドレイン低濃度拡
散領域２１）において緩和してホットエレクｉ・ロンに
よる素子劣化を防止する。なお、同図中、５はソース電
極、６はドレイン間隔、７は絶縁膜、８はゲーＩ・酸化
膜、９は半導体基板である。
第７図に示す如く、ＭＯ３形トランジスタでは、その動
作時においてはグー１〜電極３の直下にヂャネルと称さ
れる電流の通路（反転層１０）か形成され、ソース拡散
領域１．．２．とドレイン拡散領域ＩＯ，２ｏとの間に
電流か流れるようになる。
作時においてはグー１〜電極３の直下にヂャネルと称さ
れる電流の通路（反転層１０）か形成され、ソース拡散
領域１．．２．とドレイン拡散領域ＩＯ，２ｏとの間に
電流か流れるようになる。
二こで、ある一定のソース・ドレイン間電圧に対し、微
細化によってソース・ドレイン間隔か狭められてくると
電界強度か増加し、特にドレイン近傍に大きな電界か集
中するようになる。このため、キャリア（ソース・Ｆ・
レインかＮ型半導体より成る場合（従って半導体基板か
Ｐ型の場合）は電子−）は大きく加速され、ついには１
／２ＫＴ（Ｋはホルツマン定数、Ｔは絶対温度）を越え
る運動エネルギを持つようになり（ホラ；・エレクトロ
ン）、このようなホソ］−エレク］・ロンは、ドレイン
近傍での半導体素子との衝突による進路変更と、ゲ１−
ｔｆｆｉ３からのクーロン力の作用どによって第７図に
Ｏ印で示すようにドレイン側の側壁絶縁膜４、の内部に
注入され、ここにトラップされるようになる。
細化によってソース・ドレイン間隔か狭められてくると
電界強度か増加し、特にドレイン近傍に大きな電界か集
中するようになる。このため、キャリア（ソース・Ｆ・
レインかＮ型半導体より成る場合（従って半導体基板か
Ｐ型の場合）は電子−）は大きく加速され、ついには１
／２ＫＴ（Ｋはホルツマン定数、Ｔは絶対温度）を越え
る運動エネルギを持つようになり（ホラ；・エレクトロ
ン）、このようなホソ］−エレク］・ロンは、ドレイン
近傍での半導体素子との衝突による進路変更と、ゲ１−
ｔｆｆｉ３からのクーロン力の作用どによって第７図に
Ｏ印で示すようにドレイン側の側壁絶縁膜４、の内部に
注入され、ここにトラップされるようになる。
従来のＬ Ｄ Ｉ）構造トランジスタは、このようなホ
ットエレク［・ロンをドレイン低濃度拡散層２゜におい
である程度緩和するものの、微細化か更に進んで電界集
中が更に強（なってきた場合の対策かなされていない。
ットエレク［・ロンをドレイン低濃度拡散層２゜におい
である程度緩和するものの、微細化か更に進んで電界集
中が更に強（なってきた場合の対策かなされていない。
このため、特に微細化か更に進んできた場合、側壁絶縁
膜４Ｄの内部に注入されてトラップされる電荷量が更に
増加し、半導体界面を反転させ、電流の流れを阻害する
問題点かあった。
膜４Ｄの内部に注入されてトラップされる電荷量が更に
増加し、半導体界面を反転させ、電流の流れを阻害する
問題点かあった。
本発明は、素子の微細化に際して更にホットエレクトロ
ンによる素子の劣化を防止し、信頼性の高い半導体装置
を提供することを目的とする。
ンによる素子の劣化を防止し、信頼性の高い半導体装置
を提供することを目的とする。
上記問題点は、ゲート電極の側部に絶縁膜を介して導電
性側壁部を設け、ドレイン側の導電性側壁部を、ドレイ
ン電極の電位に対してソース電極の電位側にある導電部
分に電気的に接続した構成としてなることを特徴とする
半導体装置によって解決される。又、一導電形半導体基
板上にゲート電極を形成し、このゲート電極をマスクに
してイオン注入して低濃度領域を形成する工程と、表面
に絶縁膜を形成後、その表面に導電性膜を形成する工程
と、ゲート電極の側部のみに導電膜を残留して導電性側
壁部を形成する工程と、導電性側壁部をマスクにしてイ
オン注入して高濃度領域を形成する工程と、表面に絶縁
膜を形成後に所定部分に開口部を設け、開口部にソース
電極及びドレイン電極を形成する際に、ドレイン側の導
電性側壁部を、ソース電極、又はドレイン電極の電位に
対してソース電極の電位側にある導電部分に電気的に接
続する工程とを含むことを特徴とする半導体装置の製造
方法によって解決される。
性側壁部を設け、ドレイン側の導電性側壁部を、ドレイ
ン電極の電位に対してソース電極の電位側にある導電部
分に電気的に接続した構成としてなることを特徴とする
半導体装置によって解決される。又、一導電形半導体基
板上にゲート電極を形成し、このゲート電極をマスクに
してイオン注入して低濃度領域を形成する工程と、表面
に絶縁膜を形成後、その表面に導電性膜を形成する工程
と、ゲート電極の側部のみに導電膜を残留して導電性側
壁部を形成する工程と、導電性側壁部をマスクにしてイ
オン注入して高濃度領域を形成する工程と、表面に絶縁
膜を形成後に所定部分に開口部を設け、開口部にソース
電極及びドレイン電極を形成する際に、ドレイン側の導
電性側壁部を、ソース電極、又はドレイン電極の電位に
対してソース電極の電位側にある導電部分に電気的に接
続する工程とを含むことを特徴とする半導体装置の製造
方法によって解決される。
例えば半導体基板か′Ｎ形の場合、電子（負電荷）はソ
ース低濃度領域からドレイン低濃度領域へ移動してドレ
イン側の導電性側壁部内に注入されようとする。然るに
、本発明ではドレイン側の導電性側壁部をソース電極（
ドレイン電極よりも低い電位）に電気的に接続した構成
としているので、電子（負電荷）はドレイン側の側壁部
（ソース電極に接続されているのでドレイン電極よりも
低い電位）に反発されてドレイン側の側壁部内に注入さ
れなくなる。従って、微細化が更に進んでドレイン近傍
の電界集中か更に強くなったとしても従来例のような電
流の流れの阻害を生じることはなく、ホットエレクトロ
ンによる素子の劣化を防止できる。
ース低濃度領域からドレイン低濃度領域へ移動してドレ
イン側の導電性側壁部内に注入されようとする。然るに
、本発明ではドレイン側の導電性側壁部をソース電極（
ドレイン電極よりも低い電位）に電気的に接続した構成
としているので、電子（負電荷）はドレイン側の側壁部
（ソース電極に接続されているのでドレイン電極よりも
低い電位）に反発されてドレイン側の側壁部内に注入さ
れなくなる。従って、微細化が更に進んでドレイン近傍
の電界集中か更に強くなったとしても従来例のような電
流の流れの阻害を生じることはなく、ホットエレクトロ
ンによる素子の劣化を防止できる。
第１図は本発明の一実施例の製造工程図を示す。
同図（Ａ）において、ソリコン基板１５の表面全面に酸
化シリコン膜１６を約２００人の膜厚に成長し、その表
面全面にＣＶＤにて窒化シリコン膜１７を約１５００人
の膜厚に成長し、続いて能動素子部を残してその他の部
分の窒化シリコン膜１７を除去する。次に同図（Ｂ）に
示す如く、フィールド酸化膜１８を約５０００人形成し
、次にリン酸ボイルによって能動素子部の窒化膜１７を
除去し、続いてフッ酸を用いたコントロールエツチング
によって酸化シリコンＭ１６を除去する。このようにし
て通常のＬ ＯＣＯＳ工程を完了する。次に同図（Ｃ）
において、ゲート酸化膜１９を約５０人〜約３００人形
成する。
化シリコン膜１６を約２００人の膜厚に成長し、その表
面全面にＣＶＤにて窒化シリコン膜１７を約１５００人
の膜厚に成長し、続いて能動素子部を残してその他の部
分の窒化シリコン膜１７を除去する。次に同図（Ｂ）に
示す如く、フィールド酸化膜１８を約５０００人形成し
、次にリン酸ボイルによって能動素子部の窒化膜１７を
除去し、続いてフッ酸を用いたコントロールエツチング
によって酸化シリコンＭ１６を除去する。このようにし
て通常のＬ ＯＣＯＳ工程を完了する。次に同図（Ｃ）
において、ゲート酸化膜１９を約５０人〜約３００人形
成する。
次に同図（Ｄ）において、リンドープト多結晶シリコン
膜２０を約３０００人成長後、その人ＬｏにＣＶＤにて
酸化シリコン膜２１を成長し、レジストバターニングを
施してこれらをエツチング除去し、凸形のゲート電極構
造を形成する。次に、このゲート電極２２をマスクにし
てセルファラインにて例えばヒ素イオン（濃度は約ｌＸ
ｌ０１３個／ ｃｒ＋ｆ〜約ｌＸｌ０”個／ｃｏ？）を
６０ｋｅＶの、Ｔ−４ルギでイオン注入してソース低濃
度領域２３．．１’レイン低濃度領域２３．を形成する
。
膜２０を約３０００人成長後、その人ＬｏにＣＶＤにて
酸化シリコン膜２１を成長し、レジストバターニングを
施してこれらをエツチング除去し、凸形のゲート電極構
造を形成する。次に、このゲート電極２２をマスクにし
てセルファラインにて例えばヒ素イオン（濃度は約ｌＸ
ｌ０１３個／ ｃｒ＋ｆ〜約ｌＸｌ０”個／ｃｏ？）を
６０ｋｅＶの、Ｔ−４ルギでイオン注入してソース低濃
度領域２３．．１’レイン低濃度領域２３．を形成する
。
次に同図（Ｅ）において、表面全面にＣＶＤにて酸化ン
リフン膜２’ｌａを約１００人〜約＋ ０００人成長し
、次にリンドープト を約１５００人〜約３０００人成長し、異方性エツチン
グを行なってゲート電極２２の側壁に絶縁膜２４（酸化
シリコン膜）、導電性側壁部２５（多結晶シリコン膜）
を残留する。この異方性エツチングのとき、多結晶シリ
コン膜２５ａ及び酸化シリコン膜２４ａと共に低濃度領
域２３．、２３．上の酸化膜Ｉ９も除去されてシリコン
基板１５が露出してしまうので、次のイオン注入のとき
にこの部分に必要とされる酸化膜１９’ を２００人程
変形成する。続いて、ゲート電極２２及び側壁部２５を
マスクにしてセルファラインにて例えばヒ素イオン（濃
度は約５Ｘ１０′６個／ｃｆｆｌ）を６０ｋｅＶのエネ
ルギでイオン注入してソース高濃度領域２６．。
リフン膜２’ｌａを約１００人〜約＋ ０００人成長し
、次にリンドープト を約１５００人〜約３０００人成長し、異方性エツチン
グを行なってゲート電極２２の側壁に絶縁膜２４（酸化
シリコン膜）、導電性側壁部２５（多結晶シリコン膜）
を残留する。この異方性エツチングのとき、多結晶シリ
コン膜２５ａ及び酸化シリコン膜２４ａと共に低濃度領
域２３．、２３．上の酸化膜Ｉ９も除去されてシリコン
基板１５が露出してしまうので、次のイオン注入のとき
にこの部分に必要とされる酸化膜１９’ を２００人程
変形成する。続いて、ゲート電極２２及び側壁部２５を
マスクにしてセルファラインにて例えばヒ素イオン（濃
度は約５Ｘ１０′６個／ｃｆｆｌ）を６０ｋｅＶのエネ
ルギでイオン注入してソース高濃度領域２６．。
ドレイン高濃度領域２６．を形成する。
次に、同図（Ｆ）において、全面にＣＶＤにて酸化シリ
コン膜２７を約２０００人〜３０００人形成する。
コン膜２７を約２０００人〜３０００人形成する。
続いて、９００°Ｃの温度で３０分間アニールを行ない
、低濃度領域２３．．２３．、高濃度領域２６ｇ 、
２６ｏを活性化する。
、低濃度領域２３．．２３．、高濃度領域２６ｇ 、
２６ｏを活性化する。
次に同図（Ｇ）において、ソース高濃度領域２６８から
ゲート電極２２にかけての酸化シリコン膜２７及び酸化
膜１９’ に開口部２８１を形成すると共に、ドレイン
高濃度領域２６．上の酸化シリコン膜２７及び酸化膜１
９’ に開口部２８゜を形成する。続いて開口部２８１
にアルミニウムのソース電極２９．を形成すると共に、
開口部２８２にアルミニウムのドレイン電極２９Ｄを形
成する。
ゲート電極２２にかけての酸化シリコン膜２７及び酸化
膜１９’ に開口部２８１を形成すると共に、ドレイン
高濃度領域２６．上の酸化シリコン膜２７及び酸化膜１
９’ に開口部２８゜を形成する。続いて開口部２８１
にアルミニウムのソース電極２９．を形成すると共に、
開口部２８２にアルミニウムのドレイン電極２９Ｄを形
成する。
同図（Ｇ）より明らかな如く、ソース電極２９、は開口
部２８＋によってソース側の導電性側壁部２５．に電気
的に接続されており、又、第２図にその要部の平面図を
示す如（、ソース側の導電性側壁部２５３．ドレイン側
の導電性側壁部２５ｏはゲート電極２２の周囲に形成さ
れていてこれらは電気的に接続されているので、結果的
には第３図に等価構造図を示すようにドレイン側の側壁
部２５ｏはソース電極２９．に電気的に接続されている
ことになる。ソース、ドレインかＮ形半導体よりなる場
合、第７図において説明したように電子（負の電荷をも
つ）はソース低濃度領域２３、からドレイン低濃度領域
２３．へ移動してドレイン側の側壁部２５ｏ内に注入さ
れようとする。然るに、本発明はドレイン側の側壁部２
５Ｄをドレイン電極２９Ｄよりも低い電位であるソース
電極２９Ｉｌに電気的に接続されているので、側壁部２
５Ｄはドレイン電極２９ｏよりも負電位側にあることに
なり、これにより、ドレイン側の側壁部２５．に注入さ
れようとした電子（負の電荷をもつ）は側壁部２５ｏ
（ドレイン電極２９．よりも負電位側にある）に反発さ
れて側壁部２５０内にｔｌ−人さねなくなる。これによ
り、特に、微細化か更に進んてｌ・レイン近傍の電界集
中か更に強くなったどしても、第７図において説明した
ような電流の流れの阻害を生じるようなことはなく、ポ
ットエレクｌ〜ロンによる素子の劣化を防止できる。
部２８＋によってソース側の導電性側壁部２５．に電気
的に接続されており、又、第２図にその要部の平面図を
示す如（、ソース側の導電性側壁部２５３．ドレイン側
の導電性側壁部２５ｏはゲート電極２２の周囲に形成さ
れていてこれらは電気的に接続されているので、結果的
には第３図に等価構造図を示すようにドレイン側の側壁
部２５ｏはソース電極２９．に電気的に接続されている
ことになる。ソース、ドレインかＮ形半導体よりなる場
合、第７図において説明したように電子（負の電荷をも
つ）はソース低濃度領域２３、からドレイン低濃度領域
２３．へ移動してドレイン側の側壁部２５ｏ内に注入さ
れようとする。然るに、本発明はドレイン側の側壁部２
５Ｄをドレイン電極２９Ｄよりも低い電位であるソース
電極２９Ｉｌに電気的に接続されているので、側壁部２
５Ｄはドレイン電極２９ｏよりも負電位側にあることに
なり、これにより、ドレイン側の側壁部２５．に注入さ
れようとした電子（負の電荷をもつ）は側壁部２５ｏ
（ドレイン電極２９．よりも負電位側にある）に反発さ
れて側壁部２５０内にｔｌ−人さねなくなる。これによ
り、特に、微細化か更に進んてｌ・レイン近傍の電界集
中か更に強くなったどしても、第７図において説明した
ような電流の流れの阻害を生じるようなことはなく、ポ
ットエレクｌ〜ロンによる素子の劣化を防止できる。
なお、ソース・ｌ・レインがＰ型半導体より成る場合（
従って基板かＮ型の場合）も上記実施例と同様の考え力
に依る。ホール（正の電荷をもつ）はソース低濃度領域
からドレイン低濃度領域へ移動してドレイン側の側壁部
内に注入されようとするが、」１記実施例と同様に、本
発明はドレイン側の側壁部をドレイン電極よりも高い電
位であるソース電極に電気的に接続しているので、その
側壁部は）・レイン電極よりも正電位側にあることにな
り、これにより、ｌ・レイン側の側壁部に注入されよう
としたホール（正の電荷をもつ）は側壁部（ドレイン電
極よりも正電位側にある）に反発されて側壁部内に注入
されなくなる。
従って基板かＮ型の場合）も上記実施例と同様の考え力
に依る。ホール（正の電荷をもつ）はソース低濃度領域
からドレイン低濃度領域へ移動してドレイン側の側壁部
内に注入されようとするが、」１記実施例と同様に、本
発明はドレイン側の側壁部をドレイン電極よりも高い電
位であるソース電極に電気的に接続しているので、その
側壁部は）・レイン電極よりも正電位側にあることにな
り、これにより、ｌ・レイン側の側壁部に注入されよう
としたホール（正の電荷をもつ）は側壁部（ドレイン電
極よりも正電位側にある）に反発されて側壁部内に注入
されなくなる。
又、第１図（Ｇ）に示すドレイン電極２９．はソース高
濃度領域２６．から側壁部２５Ｂを介してゲー１−７［
極２２にかけて形成されているか、例えば第４図に示す
如く、開口部２８．″ を大きく形成してドレイン電極
２９Ｓ°をドレイン側の側壁部２５．まで延ばして形成
してもよい。更に、第５図に示す々＋＋ ＜、開口部２
８１”を小さく形成してぞの」−にソース電極２９８”
を形成し、かつ、新たにグーｌ−電極２２及び１ヘレイ
ン側の側壁部２５Ｄ上に開口部２８３を形成してそこに
電極３０を形成し、電極３０をソース電極２９．”に接
続するようにしてもよいし、又は電極３０をドレイン電
極２９．よりも低電位側にある過当な部分に接続するよ
うにしてもよい。第５図に示す実施例は位置合せに余裕
がある場合に用いられる。
濃度領域２６．から側壁部２５Ｂを介してゲー１−７［
極２２にかけて形成されているか、例えば第４図に示す
如く、開口部２８．″ を大きく形成してドレイン電極
２９Ｓ°をドレイン側の側壁部２５．まで延ばして形成
してもよい。更に、第５図に示す々＋＋ ＜、開口部２
８１”を小さく形成してぞの」−にソース電極２９８”
を形成し、かつ、新たにグーｌ−電極２２及び１ヘレイ
ン側の側壁部２５Ｄ上に開口部２８３を形成してそこに
電極３０を形成し、電極３０をソース電極２９．”に接
続するようにしてもよいし、又は電極３０をドレイン電
極２９．よりも低電位側にある過当な部分に接続するよ
うにしてもよい。第５図に示す実施例は位置合せに余裕
がある場合に用いられる。
以上説明した如く、本発明によれば、ドレイン側の導電
性側壁部をドレイン電極に対してソース電極側の電位を
もつ導電部分に接続したため、電子又はホールがドレイ
ン側の側壁部内に注入されにくくなり、これにより、微
細化が更に進んだ場合テもポットエレクトロンによる素
子の劣化を防止でき、信頼性の高い集積回路を得ること
ができる。
性側壁部をドレイン電極に対してソース電極側の電位を
もつ導電部分に接続したため、電子又はホールがドレイ
ン側の側壁部内に注入されにくくなり、これにより、微
細化が更に進んだ場合テもポットエレクトロンによる素
子の劣化を防止でき、信頼性の高い集積回路を得ること
ができる。
第１図は本発明の一実施例の製造工程図、第２図はゲー
ト側壁部を説明する平面図、第３図は本発明の等側構造
図、 第４図は本発明の他の実施例の構造図、第５図は本発明
の更に他の実施例の構造図、第６図は従来の一例の構造
図、 第７図はポットエレクトロン発生の様子を説明する図で
ある。 図において、 １５はシリコン基板（一導電形半導体基板）、１９はゲ
ート酸化膜、 １９゛は酸化膜、 ２２はゲート電極、 ２３ｓはソース低濃度領域、 ２３、はドレイン低濃度領域、 ２４は絶縁膜、 ２５ａは多結晶シリコン膜（導電性膜）、２５３はソー
ス側の導電性側壁部、 ２５ｏはドレイン側の導電性側壁部、 ２６、はソース高濃度領域、 ２６ｏはドレイン高濃度領域、 ２７は酸化シリコン膜（絶縁膜）、 ２８＋、２８＋ 、２８＋ 、２８２，２８ｓ開口
部、 ２９Ｉｌ、２９．’、２９．”はソース電極、２９ｏは
ドレイン電極、 ３０は電極 を示す。 本発明の一実施例の製造工程図 第１図（その２） ゲート側壁部を説明する平面図 第２図 本発明の等価構造図 第５図 本発明の他の実施例の構造図 第４図
ト側壁部を説明する平面図、第３図は本発明の等側構造
図、 第４図は本発明の他の実施例の構造図、第５図は本発明
の更に他の実施例の構造図、第６図は従来の一例の構造
図、 第７図はポットエレクトロン発生の様子を説明する図で
ある。 図において、 １５はシリコン基板（一導電形半導体基板）、１９はゲ
ート酸化膜、 １９゛は酸化膜、 ２２はゲート電極、 ２３ｓはソース低濃度領域、 ２３、はドレイン低濃度領域、 ２４は絶縁膜、 ２５ａは多結晶シリコン膜（導電性膜）、２５３はソー
ス側の導電性側壁部、 ２５ｏはドレイン側の導電性側壁部、 ２６、はソース高濃度領域、 ２６ｏはドレイン高濃度領域、 ２７は酸化シリコン膜（絶縁膜）、 ２８＋、２８＋ 、２８＋ 、２８２，２８ｓ開口
部、 ２９Ｉｌ、２９．’、２９．”はソース電極、２９ｏは
ドレイン電極、 ３０は電極 を示す。 本発明の一実施例の製造工程図 第１図（その２） ゲート側壁部を説明する平面図 第２図 本発明の等価構造図 第５図 本発明の他の実施例の構造図 第４図
Claims (2)
- （１）ＬＤＤ構造をもつ半導体装置において、ゲート電
極（２２）の側部に絶縁膜（２４）を介して導電性側壁
部（２５＿Ｓ、２５＿Ｄ）を設け、ドレイン側の該導電
性側壁部（２５＿Ｄ）を、ドレイン電極（２９＿Ｄ）の
電位に対してソース電極（２９＿Ｓ）の電位側にある導
電部分（２９＿Ｓ）に電気的に接続した構成としてなる
ことを特徴とする半導体装置。 - （２）一導電形半導体基板（１５）上にゲート電極（２
２）を形成し、該ゲート電極（２２）をマスクにして不
純物拡散して低濃度領域（２３＿Ｓ、２３＿Ｄ）を形成
する工程と、 表面に絶縁膜（２４）を形成後、その表面に導電性膜（
２５ａ）を形成する工程と、 上記ゲート電極（２２）の側部のみに該導電性膜（２５
）を残留して導電性側壁部（２５＿Ｓ、２５＿Ｄ）を形
成する工程と、 該導電性側壁部（２５＿Ｓ、２５＿Ｄ）をマスクにして
不純物拡散して高濃度領域（２６＿Ｓ、２６＿Ｄ）を形
成する工程と、 表面に絶縁膜（２７）を形成後に所定部分に開口部（２
８＿１、２８＿２）を設け、該開口部（２８＿１、２８
＿２）にソース電極（２９＿Ｓ）及びドレイン電極（２
９＿Ｄ）を形成する際に、ドレイン側の上記導電性側壁
部（２５＿Ｄ）を、該ソース電極（２９＿Ｓ）、又は該
ドレイン電極（２９＿Ｄ）の電位に対して該ソース電極
（２９＿Ｓ）の電位側にある導電部分に電気的に接続す
る工程と、を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182490A JP2883407B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182490A JP2883407B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443649A true JPH0443649A (ja) | 1992-02-13 |
| JP2883407B2 JP2883407B2 (ja) | 1999-04-19 |
Family
ID=15527120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15182490A Expired - Lifetime JP2883407B2 (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2883407B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925912A (en) * | 1995-03-27 | 1999-07-20 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor apparatus having a conductive sidewall structure |
| KR100469149B1 (ko) * | 1997-12-31 | 2005-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
-
1990
- 1990-06-11 JP JP15182490A patent/JP2883407B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925912A (en) * | 1995-03-27 | 1999-07-20 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor apparatus having a conductive sidewall structure |
| KR100469149B1 (ko) * | 1997-12-31 | 2005-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2883407B2 (ja) | 1999-04-19 |
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