JPH0638428B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0638428B2 JPH0638428B2 JP13643385A JP13643385A JPH0638428B2 JP H0638428 B2 JPH0638428 B2 JP H0638428B2 JP 13643385 A JP13643385 A JP 13643385A JP 13643385 A JP13643385 A JP 13643385A JP H0638428 B2 JPH0638428 B2 JP H0638428B2
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- Japan
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- gate electrode
- oxide film
- ion implantation
- impurity
- semiconductor device
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）、特に二重拡散ドレイン（Lighly Doped D
rain）構造の半導体装置の製造方法に関する。
ＥＴと記す）、特に二重拡散ドレイン（Lighly Doped D
rain）構造の半導体装置の製造方法に関する。
従来の技術 ＭＯＳＦＥＴの微細化にともない、素子内部の電界強度
が高くなり、発生したホットキャリアによる素子特性の
劣化及びドレイン耐圧の低下が問題となってくる。
が高くなり、発生したホットキャリアによる素子特性の
劣化及びドレイン耐圧の低下が問題となってくる。
この問題点を解決するためのＭＯＳＦＥＴとして、例え
ば、アイイーイーイー トランズアクション オブ エ
レクトロン デバイス イーデー２９巻，４号，１９８
２年，５９０頁（IEEE Transactions ofElectron Devic
es ED-29巻，４号，１９８２年，ｐ５９０）に記載され
ているＬＤＤ構造のＭＯＳＦＥＴがある。
ば、アイイーイーイー トランズアクション オブ エ
レクトロン デバイス イーデー２９巻，４号，１９８
２年，５９０頁（IEEE Transactions ofElectron Devic
es ED-29巻，４号，１９８２年，ｐ５９０）に記載され
ているＬＤＤ構造のＭＯＳＦＥＴがある。
従来のＬＤＤ構造をｎチャンネルＭＯＳＦＥＴに適用し
た例を第３図ａの断面図に示す。ＬＤＤ−ＭＯＳＦＥＴ
はｐ型シリコン基板１１上に形成されたゲート酸化膜１
２と、ゲート電極１３の両側壁に形成された絶縁物から
なるサイドウオール１４と、前記ゲート電極１３をマス
クにしてイオン注入法で形成されたｎ型の低濃度拡散槽
（ｎ−層）１５と、前記サイドウオールをマスクにして
同様に形成されたｎ型の高濃度拡散層（ｎ＋層）１６と
からなっており、このｎ−層１５がＭＯＳＦＥＴ内部の
電界強度を弱める働きをすることによりホットキャリア
の発生を抑制し、かつドレイン耐圧を高めていた。
た例を第３図ａの断面図に示す。ＬＤＤ−ＭＯＳＦＥＴ
はｐ型シリコン基板１１上に形成されたゲート酸化膜１
２と、ゲート電極１３の両側壁に形成された絶縁物から
なるサイドウオール１４と、前記ゲート電極１３をマス
クにしてイオン注入法で形成されたｎ型の低濃度拡散槽
（ｎ−層）１５と、前記サイドウオールをマスクにして
同様に形成されたｎ型の高濃度拡散層（ｎ＋層）１６と
からなっており、このｎ−層１５がＭＯＳＦＥＴ内部の
電界強度を弱める働きをすることによりホットキャリア
の発生を抑制し、かつドレイン耐圧を高めていた。
発明が解決しようとする問題点 しかしながら、従来のＬＤＤ−ＭＯＳＦＥＴでは第３図
ｂの等価回路図に示すようにｎ−層１５の抵抗Ｒｎ−が
ソース・ドレイン間に直列に入るため、ＭＯＳＦＥＴの
オン抵抗が２Ｒｎ−高くなり電流駆動能力が低下すると
いう欠点があった。
ｂの等価回路図に示すようにｎ−層１５の抵抗Ｒｎ−が
ソース・ドレイン間に直列に入るため、ＭＯＳＦＥＴの
オン抵抗が２Ｒｎ−高くなり電流駆動能力が低下すると
いう欠点があった。
また、ｎ−層のホットキャリア発生防止能力及びドレイ
ン耐圧増大能力と抵抗Ｒｎ−は逆比例の関係にあるた
め、ｎ−層の長さＬｎ−及び不純物濃度の最適値を求め
ることは難しかった。
ン耐圧増大能力と抵抗Ｒｎ−は逆比例の関係にあるた
め、ｎ−層の長さＬｎ−及び不純物濃度の最適値を求め
ることは難しかった。
問題点を解決するための手段 本発明は上記問題点を克服するためになされたもので、
半導体基板内にドレイン領域側がＬＤＤ構造を有した半
導体装置を作り込むにあたり、前記半導体基板上にゲー
ト酸化膜を形成する工程、前記ゲート酸化膜にポリシリ
コン膜を形成しフォトレジストをマスクにして前記ポリ
シリコン膜をエッチングしゲート電極を形成する工程、
前記ゲート電極をマスクにして、ドレイン領域が前記ゲ
ート電極の背にならない斜め方向から第１の不純物をイ
オン注入する工程、ＣＶＤ法によって前記半導体基板上
に酸化膜を形成する工程、前記酸化膜を異方性エッチン
グし前記ゲート電極にサイドウオールを形成する工程、
前記半導体基板に第２の不純物イオンを注入する工程と
を含み、前記第１の不純物イオン注入は前記第２の不純
物イオン注入に対して、ドーズ量が低くかつ、注入エネ
ルギが高く選ばれている半導体装置の製造方法である。
半導体基板内にドレイン領域側がＬＤＤ構造を有した半
導体装置を作り込むにあたり、前記半導体基板上にゲー
ト酸化膜を形成する工程、前記ゲート酸化膜にポリシリ
コン膜を形成しフォトレジストをマスクにして前記ポリ
シリコン膜をエッチングしゲート電極を形成する工程、
前記ゲート電極をマスクにして、ドレイン領域が前記ゲ
ート電極の背にならない斜め方向から第１の不純物をイ
オン注入する工程、ＣＶＤ法によって前記半導体基板上
に酸化膜を形成する工程、前記酸化膜を異方性エッチン
グし前記ゲート電極にサイドウオールを形成する工程、
前記半導体基板に第２の不純物イオンを注入する工程と
を含み、前記第１の不純物イオン注入は前記第２の不純
物イオン注入に対して、ドーズ量が低くかつ、注入エネ
ルギが高く選ばれている半導体装置の製造方法である。
作用 本発明によれば、ゲート電極下部のドレイン側に比較的
濃度の低い第１の不純物イオンが高エネルギで注入され
るために、低濃度拡散層が形成される。
濃度の低い第１の不純物イオンが高エネルギで注入され
るために、低濃度拡散層が形成される。
実施例 本発明をｎチャンネル型ＭＯＳＦＥＴに適用した一実施
例を第１図に示す。
例を第１図に示す。
本発明によって作り込まれるＭＯＳＦＥＴは、第１図に
その要部の断面図を示すように、ｐ型シリコン基板１と
同基板上に形成されたゲート酸化膜２と同酸化膜上に形
成されたリンをドープしたポリシリコンからなるゲート
電極３と、同ゲート電極３の両側壁に形成されたＣＶＤ
酸化膜からなるサイドウオール４と、同サイドウオール
下部に形成されたドレイン側の低濃度ｎ型（ｎ−）拡散
層５−ａと、同ドレイン側のｎ−拡散層５−ａに接して
形成されたドレイン側の高濃度ｎ型（ｎ＋）拡散層６−
ａとソース側のｎ＋拡散層６−ｂとで構成されている。
その要部の断面図を示すように、ｐ型シリコン基板１と
同基板上に形成されたゲート酸化膜２と同酸化膜上に形
成されたリンをドープしたポリシリコンからなるゲート
電極３と、同ゲート電極３の両側壁に形成されたＣＶＤ
酸化膜からなるサイドウオール４と、同サイドウオール
下部に形成されたドレイン側の低濃度ｎ型（ｎ−）拡散
層５−ａと、同ドレイン側のｎ−拡散層５−ａに接して
形成されたドレイン側の高濃度ｎ型（ｎ＋）拡散層６−
ａとソース側のｎ＋拡散層６−ｂとで構成されている。
さらに、サイドウオール４はソース側とドレイン側で等
しく、かつｎ−拡散層５−ａはドレイン側（Ｌｎ−Ｄ）
にのみ形成されており、ホットキャリアの発生はドレイ
ン側のｎ−拡散層５−ａによって大幅に抑制でき、また
ＭＯＳＦＥＴのチャンネル抵抗の増大に対してはソース
側に低濃度の不純物拡散層を設けないことで対処した。
しく、かつｎ−拡散層５−ａはドレイン側（Ｌｎ−Ｄ）
にのみ形成されており、ホットキャリアの発生はドレイ
ン側のｎ−拡散層５−ａによって大幅に抑制でき、また
ＭＯＳＦＥＴのチャンネル抵抗の増大に対してはソース
側に低濃度の不純物拡散層を設けないことで対処した。
次に本発明のＬＤＤ−ＭＯＳＦＥＴの製造方法の一実施
例を第２図ａ〜ｄの工程順断面図を参照して説明する。
例を第２図ａ〜ｄの工程順断面図を参照して説明する。
第２図ａに示すようにｐ型（１００）基板１上に９００
℃の熱酸化によって厚さ約３００Åのゲート酸化膜２を
形成する。
℃の熱酸化によって厚さ約３００Åのゲート酸化膜２を
形成する。
次に周知の減圧ＣＶＤ法によって厚さ約６０００Åのポ
リシリコン膜を形成し、熱拡散によって第１の不純物で
あるリンを約１０20cm-2程度ドープした後、フォトレジ
スト７をマスクにして異方性エッチングを行い、第２図
ａに示すような側面ほぼ垂直なゲート電極３を形成す
る。
リシリコン膜を形成し、熱拡散によって第１の不純物で
あるリンを約１０20cm-2程度ドープした後、フォトレジ
スト７をマスクにして異方性エッチングを行い、第２図
ａに示すような側面ほぼ垂直なゲート電極３を形成す
る。
次に、ゲート電極３をマスクにしてイオン注入法によっ
て、第１の不純物リンを加速エネルギ６０Ｋev，ドーズ
量５×１０12cm-2の条件でシリコン基板１の垂直線に対
して約１０度傾けて注入する。リンのイオン注入方向は
第２図ｂに示すようにドレイン側の全領域がゲート電極
３で遮られることのない、換言すると、ゲート電極３が
ドレイン領域の背後になる方向に選ばれている。すなわ
ち、第２図ｂを正規に見てドレイン側の右斜め方向から
ドレイン側及びソース側にイオン注入が行われる。ま
た、リンイオンのドーズ量は後述の第２の不純物（ヒ
素）イオンに比べて低く選ばれている。また、リンイオ
ン注入時の加速エネルギはヒ素のそれに比べて高く設定
している。その理由はリンイオン注入によって、ドレイ
ン側に低濃度の領域をソース側に比べて長く形成するた
めである。さて、リンイオンはドレイン側には全領域に
亘って注入されるが、ソース側にはゲート電極３のシャ
ドウ効果により、リンイオン注入層はゲート電極端部か
ら約０．１μｍ離間して形成される。この離間長はゲー
ト電極の厚さに注入傾斜角（ten）を乗じたものにほぼ
等しくなる。リンイオン注入後、シリコン基板に９００
℃，３０分間の熱処理を施して、注入したリンを活性化
及び拡散させて、第２図ｂに示したような、ドレイン側
とソース側で非対称なｎ−拡散層５−ａと５−ｂを形成
する。第２図ｂではソース側のｎ−拡散層５−ｂがゲー
ト電極下部に達している状態を示したが、ソース側のｎ
−拡散層５−ｂとゲート電極３とがオーバーラップしな
くても良い。
て、第１の不純物リンを加速エネルギ６０Ｋev，ドーズ
量５×１０12cm-2の条件でシリコン基板１の垂直線に対
して約１０度傾けて注入する。リンのイオン注入方向は
第２図ｂに示すようにドレイン側の全領域がゲート電極
３で遮られることのない、換言すると、ゲート電極３が
ドレイン領域の背後になる方向に選ばれている。すなわ
ち、第２図ｂを正規に見てドレイン側の右斜め方向から
ドレイン側及びソース側にイオン注入が行われる。ま
た、リンイオンのドーズ量は後述の第２の不純物（ヒ
素）イオンに比べて低く選ばれている。また、リンイオ
ン注入時の加速エネルギはヒ素のそれに比べて高く設定
している。その理由はリンイオン注入によって、ドレイ
ン側に低濃度の領域をソース側に比べて長く形成するた
めである。さて、リンイオンはドレイン側には全領域に
亘って注入されるが、ソース側にはゲート電極３のシャ
ドウ効果により、リンイオン注入層はゲート電極端部か
ら約０．１μｍ離間して形成される。この離間長はゲー
ト電極の厚さに注入傾斜角（ten）を乗じたものにほぼ
等しくなる。リンイオン注入後、シリコン基板に９００
℃，３０分間の熱処理を施して、注入したリンを活性化
及び拡散させて、第２図ｂに示したような、ドレイン側
とソース側で非対称なｎ−拡散層５−ａと５−ｂを形成
する。第２図ｂではソース側のｎ−拡散層５−ｂがゲー
ト電極下部に達している状態を示したが、ソース側のｎ
−拡散層５−ｂとゲート電極３とがオーバーラップしな
くても良い。
次に第２図ｃに示すように、プラズマＣＶＤ法によっ
て、厚さ約３０００Åの酸化膜４′を形成し、その後反
応性イオンエッチング法によって、シリコン基板１の表
面が露出するまで異方性エッチングを行い、第２図ｄに
示したようなサイドウオール４を形成する。この時形成
されるサイドウオールの幅は、ゲート電極の形状、プラ
ズマ酸化膜のステップカバレージ、エッチングの異方度
によって影響を受けるが、本実施例の場合、サイドウオ
ールの幅は１８００Åであった。
て、厚さ約３０００Åの酸化膜４′を形成し、その後反
応性イオンエッチング法によって、シリコン基板１の表
面が露出するまで異方性エッチングを行い、第２図ｄに
示したようなサイドウオール４を形成する。この時形成
されるサイドウオールの幅は、ゲート電極の形状、プラ
ズマ酸化膜のステップカバレージ、エッチングの異方度
によって影響を受けるが、本実施例の場合、サイドウオ
ールの幅は１８００Åであった。
次に、第２図ｄに示すように、サイドウオール４をマス
クにしてイオン注入法によってヒ素を加速エネルギ４０
Ｋev，ドーズ量５×１０15cm-2の条件でシリコン基板１
中に注入する。この時、ヒ素イオンの注入方法は、リン
イオンの注入方法とは逆に行う。すなわち、第２図ｂに
示すようにソース側の全領域がゲート電極３で遮られる
ことのない、すなわち、ゲート電極３がソース領域の背
後になる方向が選ばれ、イオン注入の傾きは半導体基板
の垂直線に対して約１０度である。サイドウオール４の
シャドウ効果により、ドレイン側のヒ素イオン注入層は
サイドウオール端部から約０．１μｍ程度離間して形成
される。この離間長はサイドウオールの高さに注入傾斜
角（tan）を乗じた値にほぼ等しくなる。ヒ素イオン注
入後、シリコン基板１に１０００℃、２０分間の熱処理
を施して、注入されたヒ素原子を活性化及び拡散させ
て、ｎ＋拡散層６−ａと６−ｂを形成することによって
第１図に示すように、ｎ−拡散層５−ａはドレイン側だ
けに形成された、域ＤＤ−ＭＯＳＦＥＴが完成する。
クにしてイオン注入法によってヒ素を加速エネルギ４０
Ｋev，ドーズ量５×１０15cm-2の条件でシリコン基板１
中に注入する。この時、ヒ素イオンの注入方法は、リン
イオンの注入方法とは逆に行う。すなわち、第２図ｂに
示すようにソース側の全領域がゲート電極３で遮られる
ことのない、すなわち、ゲート電極３がソース領域の背
後になる方向が選ばれ、イオン注入の傾きは半導体基板
の垂直線に対して約１０度である。サイドウオール４の
シャドウ効果により、ドレイン側のヒ素イオン注入層は
サイドウオール端部から約０．１μｍ程度離間して形成
される。この離間長はサイドウオールの高さに注入傾斜
角（tan）を乗じた値にほぼ等しくなる。ヒ素イオン注
入後、シリコン基板１に１０００℃、２０分間の熱処理
を施して、注入されたヒ素原子を活性化及び拡散させ
て、ｎ＋拡散層６−ａと６−ｂを形成することによって
第１図に示すように、ｎ−拡散層５−ａはドレイン側だ
けに形成された、域ＤＤ−ＭＯＳＦＥＴが完成する。
本発明はソース側にはｎ−拡散層を形成させないもので
あるが、そのためにはサイドウオールの幅、サイドウオ
ールの高さ、リン及びヒ素のイオン注入角度、ゲート電
極の厚さ、熱処理条件等々を適当な値に設定することで
実現できる。また、これらの条件を組み合わせること
で、リンまたはヒ素のどちらか一方のみを傾けてイオン
注入してもよい。
あるが、そのためにはサイドウオールの幅、サイドウオ
ールの高さ、リン及びヒ素のイオン注入角度、ゲート電
極の厚さ、熱処理条件等々を適当な値に設定することで
実現できる。また、これらの条件を組み合わせること
で、リンまたはヒ素のどちらか一方のみを傾けてイオン
注入してもよい。
発明の効果 本発明によると、電界の強いドレイン側にのみｎ−拡散
層が形成されているので、ホットキャリア効果の抑制及
びチャンネル抵抗増大の抑制が同時に実現できる効果を
有する。
層が形成されているので、ホットキャリア効果の抑制及
びチャンネル抵抗増大の抑制が同時に実現できる効果を
有する。
第１図は本発明の一実施例によって作られた半導体装置
の要部の断面図、第２図ａ〜ｄは本発明一実施例を示す
工程図、第３図ａは従来のＬＤＤ−ＭＯＳＦＥＴを示す
断面図、第３図ｂはその等価回路である。 １……ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……サイドウオール、５−ａ，５−ｂ…
…ドレイン側とソース側のｎ−拡散層、６−ａ，６−ｂ
……ドレイン側とソース側のｎ＋拡散層。
の要部の断面図、第２図ａ〜ｄは本発明一実施例を示す
工程図、第３図ａは従来のＬＤＤ−ＭＯＳＦＥＴを示す
断面図、第３図ｂはその等価回路である。 １……ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……サイドウオール、５−ａ，５−ｂ…
…ドレイン側とソース側のｎ−拡散層、６−ａ，６−ｂ
……ドレイン側とソース側のｎ＋拡散層。
Claims (2)
- 【請求項１】半導体基板内にドレイン領域側がＬＤＤ構
造を有した半導体装置を作り込むにあたり、前記半導体
基板上にゲート酸化膜を形成する工程、前記ゲート酸化
膜にポリシリコン膜を形成しフォトレジストをマスクに
して前記ポリシリコン膜をエッチングしゲート電極を形
成する工程、前記ゲート電極をマスクにして、前記ドレ
イン領域が前記ゲート電極の背にならない斜め方向から
第１の不純物をイオン注入する工程、ＣＶＤ法によって
前記半導体基板上に酸化膜を形成する工程、前記酸化膜
を異方性エッチングし前記ゲート電極にサイドウオール
を形成する工程、前記半導体基板に第２の不純物イオン
を注入する工程とを含み、第１の不純物イオン注入は第
２の不純物イオン注入に対して、ドーズ量が低くかつ、
注入エネルギが高く選ばれていることを特徴とする半導
体装置の製造方法。 - 【請求項２】第２の不純物イオンは、ソース領域がゲー
ト電極の背にならない方向で第１の不純物イオン注入と
は逆方向の斜め注入であることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643385A JPH0638428B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643385A JPH0638428B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294868A JPS61294868A (ja) | 1986-12-25 |
| JPH0638428B2 true JPH0638428B2 (ja) | 1994-05-18 |
Family
ID=15175022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13643385A Expired - Lifetime JPH0638428B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638428B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215075A (ja) * | 1987-03-04 | 1988-09-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0770720B2 (ja) * | 1988-06-30 | 1995-07-31 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-06-21 JP JP13643385A patent/JPH0638428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294868A (ja) | 1986-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |