JPH0443677A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の１−１的〕 （産業上の利用分野） 本発明は、半導体装置のトレンチ構造に関するものであ
る。

（従来の技術） ＩＣ，ＬＳＩなどの半導体装置の高密度化。

高集積化が進につれて従来の平面形状の半導体素子では
十分に対応することが難しくなってきており、縦型構造
のトレンチ溝を利用した微細化技術が期待されるように
なってきている。たとえば、トレンチキャパシタは、素
子面積を増大することなく容景を大きくすることを可能
にし、また、トレンチを索子分離に利用した］−レンチ
アイツレジョンは、今後の微細化技術に資するものとし
て期待されている。また、インバータ内の１〜ランジス
タにもトレンチ孔の利用は考えられている。インバータ
は、半へ体集梢回路の基本回路であり、Ｍ　ＯＳ実績回
路に使用されるが、基本的に２個のトランジスタを用い
て回路を構成している。

インバータの基本回路を第２７図に示す。［ヘランジス
タＴｒ＋　は負荷抵抗の代わりであり、１〜ランジスタ
Ｔ、□が入力によりオン・メツするスイノナングトラン
シスタである。

前述のようなＭＯＳインバータの基本回路に用いていた
トランジスタは、従来は、プレーナ型であった。このブ
レーナ型１−ランジスタを使ったインバータ回路は、平
面形状であるので、自由なパターンレイアウトができた
が、高集積化の進んだ現在では、微細化の面で利用しに
くくなっている。

そこで、トレンチ構造を利用することが考えられている
が、その製造工程は弊雑であるので実用化形成方法を、
キャパシタを例にして説明する。第２５図は、従来のト
レンチキャパシタの断面図である。まず、素子領域にシ
リコン酸化膜１０４　を形成し、必要な部分にｎ−領域
１０３を形成する。この酸化膜をマスクにＲＩＥでシリ
コン基板１００の素子分離予定領域にトレンチ孔１０１
　を形成する。

次に、トレンチ孔１０１の内表面からＡｓ不純物を熱拡
散してその側壁および底部にｎ−層１０３を形成する。

つぎに、トレンチ孔内をＲＩＥでさらにエツチングして
溝底部のｎ−Ｊｌを除去する。つぎに、イオン注入によ
り孔底部にＢ（ボロン）をドープしてρ−層１０２　を
形成する。

さらに、トレンチ内表面に熱酸化法によってキャパシタ
絶縁１１！ａ１０５を形成した後、ポリシリコン１０６
　を全面に堆積しＰ（リン）を拡散させる。酸化膜１０
４上に形成されたポリシリコンはエツチングによって除
去する。トレンチ形成など縦型の技術は、その制御が非
常に難しい。ｌ−レンチは１反応性イオンエツチング（
ＲＩＥ）で形成されるが、垂直に形成することは雛しく
、また、側壁にそったｎ−層の形成もイオン注入法で行
うことは、かなり困難を伴う作業である。

（発明が解決しようとする課題） 以上のように、従来のブレーナ型素子を用いた集積回路
では、前述の高集積化には対応できず、また、今までの
１へレンチ技術では制御が難しく解決すべき問題が多か
った。本発明は、このような事情に鑑みて成されたもの
であり、新規な構造のトレンチを採用することによって
高集積化に十分対応できる半導体装置製提供することを
目的としている。

〔発明の構成〕

（課題を解決するための手段） 本発明は、例えば、ＭＯＳインバータのような、少なく
とも１つのトレンチ孔を具備した半導体装置に関するも
のであり、このトレンチ孔の形状は、断面が四角形であ
り、また、深くなるほど断面＋ｆｉｉ積が小さくなる逆
角錐台形であることを特徴としている９ （作　用） トレンチの構造が逆角錐台形であることによって、１ヘ
レンチ側壁は垂直でなく、傾斜しているので、ゾレーナ
型の形成手段と同様に、エンチングや不純物層の形成が
容易になる。

（実施例１） 以下、図面を参照して本発明の一実施例を説明する。第
１図〜第１２図は、実施例１に示す半導体装置の製造」
−程を説明する断面図である。まず１）型シリコン半導
体基板１の表面を熱酸化して膜厚が数千人のシリコン酸
化膜（Ｓｉｎ２）　２を形成する。つぎに、酸化膜２上
にフォトレジス１−を塗布し、フォ１ヘエソチングによ
り素子形成予定領域を覆ったレジストパターンを形成す
る。つぎにシリコン酸化膜２もしくはレジスｌ−パター
ンをマスクとして反応性イオンエツチング（ＲＩＥ）を
行い、シリコン基板１をたとえば深さ数千人〜３μｓ程
度エツチングして複数の垂直のトレンチ孔３を形成する
（第」図）。孔３の中にたとえば５ｉ０２などの絶縁酸
化膜４をＣＶＤ法などで堆積して素子分離酸化膜とする
。前記酸化膜２はエツチング除去する（第２１ツｊ）。

つぎに、素子分離用絶縁酸化膜４間に逆角錐台形のｌ・
レンチ孔５を、たとえば、１＜Ｉ　Ｅ等で形成する（第
；−λ図（ａ））。このトレンチ孔５の斜視図を第３図
（ｂ）に示す。このときの孔Ｆ３の斜面の傾斜角は人体
６０°である。この傾斜角□は、とくにこの角度に限定
されるものではなく。

０は、Ｏ“　＜０＜９０”の広い範囲を選択することが
１−ｉ７能である。つきに、トレンチ？Ｌ　５の白人ｉ
ｆ＋ｊに加熱酸化によって膜１すが５０人〜３ｏＯ人の
グー１酸化化般０を形成する（第４図）。つぎに、トレ
ンチ孔５を通して１３イオンをシリコン基板ｉ内へ注入
してゲー１へ酸化膜（３下にチャネル部となるｐ−層７
を形成する（第５図）。そして、シリコン基板１全面に
ＣＶ　ｌ’Ｄ法などを用いて３０００人〜４０００人程
度のポリシリコン膜８を形成しく第６図）、その後、Ｐ
ＥＰによってポリシリコン膜８の不要部分をＲＩＥ等で
エンチング除去してトレンチ孔５底部にゲート電極９に
形成する（第７図）。つぎに、１−レンチ孔５を通して
、Ａｓイオンを酸化膜６下に注入してトレンチ孔５の側
壁部分のＰ−層をｎ＋層に変え、この部分をソース領域
１０、ドレイン領域１１とする（第８図）。つぎに層間
絶縁膜１２を形成する。

素子分離酸化膜、ゲート酸化膜、ゲート電極を含めてシ
リコン基板全面にＣＶＤによりシリコン酸化（Ｓｉｎ、
　）膜１２を均一に堆積する（第９図）。このシリコン
酸化膜１２は、ＲＩＥによるエツチングによってトレン
チ孔５」二にコンタクト孔を形成してドレイン領域１１
、ソース領域１０を部分的に廃山させる。つぎに、フォ
トエツチング工程（ＰＥＩ））またはエツチングバック
工程により素子分離酸化膜４上の層間絶縁酸化膜１２を
部分的にエツチングして、この部分を除去すると同時に
素子分離酸化膜の角を削ってトレンチ孔５の側壁と同じ
傾斜間髪形成する。この傾斜面および素子分離酸化膜。

層間絶縁酸化膜等を含めてシリコン基板１上にバリアメ
タルを含めたＡＱなどからなる電極用金属膜１３をたと
えば、スパッタリング等の堆積技術で均一に形成する（
第１１図）。その後、ＰＥＰ等により形成されたレジス
トパターンをマスクとしてＲＩＥなどでたとえば、Ａｆ
ｆｉからなる電極１４を形成して素子を完成する（第１
２図）６以上の製造工程で形成されたトランジスタ１個
の平面図な第１３図（ａ）、　（ｂ）、　（Ｃ）に、第
１３図（ａ）のＡ−Ａ’断面図を第１３図（ｄ）に示す
。

第１３図（、）がソースおよびトレイン電極の平面図を
示し、第１３図（ｂ）がソースおよびドレイン領域の平
面図を示し、第１３図（ｅ）がゲート領域の平面図を示
し、第１３図（ｄ）は、これらの断面図を示している。

このＭＯＳトランジスタ２個を用いて第１４図および第
１５図に示すインバータを形成する。

第１４図（ａ）は、ＮチャネルＥ／Ｅ型インバータのシ
リコン基板上のパターンレイアウトであり、第１４図（
ｂ）はその等価回路を示している。Ｎチャネルエンハン
スメント型トランジスタＮ１のソースとＮチャネルエン
ハンスメント型トランジスタＮ２のドレインとを接続し
、Ｎｏのゲートとドレインとを結線している。第１５図
は、Ｎチャネルデイプレッション型トランジスタＮ　（
Ｄ）とＮチャネルエンハンスメンｉ−型！−ランジスタ
Ｎ　（Ｅ）を組合せているＮチャイ・ルＥ／＋）インバ
ータのシリコン基板］二のパターンレイアウトのｉｌＺ
面図（（ａ）図）及びその等価回路（（ｂ）図）である
。

電極１４を形成する工程で、金属膜１３をシリコン基板
」−に形成するが、２Ｌ記の例では、素子分離酸化膜４
」二の層間絶縁酸化膜を無くしている。こうすると素子
−表面が平坦化されるので前記金属ＩＰＪＩ３もフラッ
トになるので微細な電極配線加工が容易になる。しかし
、Ｐ　Ｅ　Ｉ）もしくはエッチバックの］二程が加オ〕
るので工程が複雑化する（第１１図参照）２゜しかし、
この工程を行わないでこれ以降の工程を進めることがで
きる。即ち、第１６図に示すように、素子分Ｍｌ！ｌｉ
Ｉ化膜４−［−の層間絶縁酸化膜１２をそのままにして
ＡＱ膜１３を堆積させ、これをパターニングして第１７
図のようなＡＱ電極配線１４が形成できる。

前の例のように、素子分離酸化ＰＩＡ七の層間絶縁膜を
取り去ると素子分離酸化膜をはさんで隣り合う拡散層（
Ｎチャネルトランジスタの場合は、ｎ＋層とｎ中層、　
ＣＭＯ５の場合は、Ｎ＋層とＰ＋層）どうしの、たとえ
ばフィールドの反転電圧が低下する可能性があるが、素
子分離酸化膜の厚さをｌ＃ｌ整することにより容易に制
御が可能である。また、構造的にブレーナ型構造より本
発明の構造の方がフィールＩ−−・１圧が良い。

（実施例２） 本発明をＣＭＯ５論理回路に適用した例を実施例２に示
す。第３図までは、実施例１と回し］二稈で進む、そし
て、たとえば、第１８図に示すように、対になった素子
領域のうち一方をフォ１−レジ１へなどのマスクで被覆
し、他方にたとえば　ｐやＡｓイオンを注入してＮ−ウ
ェル領域を形成する（第１３図）。このように処理した
シリコン基板に、層間絶縁酸化１摸１２、＾ｇ、電極１
４等を形成し、各素子領域毎にゲート酸化膜６、Ｎ十層
、Ｐ層、ゲート電極９を形成して、コンプレメンタルな
一対の素子を形成する（第１９図）、上記の場合は、ｐ
型シリコン基板を用いたが、ｎ型シリコン基板を利用す
る場合は、基板１に１３イオンなどを注入してＰ−ウェ
ルを形成する（第２０図）。そして第２１図に示すよう
な、ｎチャネル素子およびｎチャネル素子を含む一対の
素子を形成する（第２１図）。この素子を利用して、Ｃ
ＭＯＳインバータを構成した例を第２２図（ａ）〜（ｃ
）に示す。（ａ）および（ｂ）図は、シリコン基板に形
成したインバータパターンレイアウトの１例であり、（
ｃ）図はその等価回路である。

本発明に用いられたトレンチ孔は、第２３図に示すよう
な大きさを最小としており（最小寸法として具備してお
り）、トランジスタの寸法は、現在のブレーナ技術の延
長であると考えられる。すなわち、ゲート長は、最小０
．５．にすることができる、ソースおよびドレインのＡ
ρ電極端とゲート端の間隔は、およそ０．２−である。

また、ＡＱ電極のトレンチ孔内の長さは、およそ０．６
／ｆｆｉである。さらに、　ＡＱ電極の幅は、およそ０
．５μｓであり、そのうち、トレンチ孔内の長さは、お
よそ０．３１１１ｍになる。したがって、トレンチ孔入
［１付近の大きさは、大体、１辺が１．５．の四角形に
なる。

本発明は、現行プレーナ型半導体素子を横方向に圧縮し
たものと考えられる。すなわち、第２４図に示すように
、プレーナ型の場合に水平だったゲート電極周辺の基板
表面が、このゲート電極を中心にして起き上った形にな
る。そして、処理工程がすべてシリコンウェハの上方か
らできるように、すなわち、プレーナ技術を適用できる
ようになっているので工程が容易になる０図において、
ブレーナ型トランジスタに最小必要なコンタクトとゲー
トフリンジ余裕をａ、コンタクトの拡散層との接触距離
をｂとする。このａ、ｂを維持して基板平面を持ち上げ
、逆角錐台形にすると、２０分だけ集積度を上げること
が可能になる。

また、プレーナ型では、層間絶縁膜が厚いため第２６図
に示すように（本発明では、第１１図に示すように、こ
の酸化膜が孔を埋めるように形成されるため、実質的に
平坦になる）　、　ＡＱ膜の起伏が大きく、ＰＥＰ時の
パターニングできるマージンは小さいが、本発明の逆角
錐台形状トレンチ孔を用いると、ＡＱ膜表面が平坦にな
り、ＰＥＰ加工性が良くなるので、さらに集積度の向上
に資する。

ゲート電極材料のポリシリコンは、他にも、Ｍｏ５ｉｚ
　＋すＳｉ２．　ＴｉＳｉ２＋　Ｔａ５ｊ２　などのシ
リサイ１−も当然使用することができる。また、本発明
は、実施例に示されたインバータのトランジスタにその
適用を限定するものではなく、キャパシタやアイソレー
ションなどトレンチを構成して利用できる半導体装置な
らどのようなものでも適用可能である。

〔発明の効果〕

本発明は、以上のような構成によって、トレンチ構造を
有する半導体装置の製造において、平面構造をもつプレ
ーナの製造技術を適用できるので製造が容易になるとと
もに、素子の集積度製向上させることができる。

【図面の簡単な説明】

第１図、第２図、第３図（ａ）、第４図、第５図、第６
図、第７図、第８図、第９図、第１０図、第１１図、第
１２図は５本発明の実施例］−における半導体装置の製
造工程を示す断面図、第３図（ｂ）は、本発明における
トレンチ孔の斜視図、第１３図（ａ）。 （ｂ）、　（ｃ）は、本発明の半導体装置の内のトラン
ジスタ１個の平面図、同図（ｄ）は、その第１３図（ａ
）のＡ−Ａ’断面図、第１４図（ａ）は、実施例１の半
導体装置の平面図、同図（ｂ）は、その等価回路図、第
１５図（ａ）は、実施例１の他の半導体装置のＴ面図、
同図（ｂ）は、その等価回路図、第１６図および第１７
図は、実施例１の他の半導体装置の製造工Ｐ、１を示す
断面図、第１８図、第１９図、第２０図、第２１図は、
実施例２の半導体装置の製造］−程を示す断面図、第２
２図（，１）、　（ｂ）は、実施例２の半導体装置のｑ
Ｚ面図、同図（ｃ）はその等価回路図、第２３図は、本
発明の１−レンチ孔の断面図、第２４図は、本発明の集
積度を上げる理由の説明図、第２５図は、従来のトレン
チキャパシタを有する半導体装置の断面図、第２６図は
、従来のプレーナ型の半導体装置の製造工程断面図、第
２７図は、Ｍ　ＯＳ型インバータの基本回路を示す図で
ある。 １・・シリコン基板、　　　　　２・・マスク用シリコ
ン酸化膜。 ３・・［−レンチ孔、　　　　　　４　素子分離酸化膜
、５・・・角錐台形トレンチ孔、　６・ゲート酸化膜、
７・・・Ｐ−層、 ８・・・ポリシリコン膜、 ９・・・ゲート電極、 １０・・・ソース領域（ｎ＋層）、 １１・・・トレイン領域（ｎ＋層）、 １２・・層間絶縁膜、 １３・・・ＡＱ膜、 １４・・・ＡＱ電極。

Claims (1)

【特許請求の範囲】
1. 　少なくとも１つのトレンチ孔を具備した半導体装置に
   おいて、前記トレンチ孔の構造は、断面四角形であり、
   かつ、その孔が深くなるほど断面面積が小さくなる逆角
   錐台形であることを特徴とする半導体装置。