JPH0444237A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果トランジスタ（以下ＦＥＴという）の
製造方法、特に断面形状が丁字形あるいはマツシュルー
ム形のゲートを製造する方法に関する。

［従来の技術］ 従来より、ＧａＡｓ等の化合物半導体を用いたショット
キ接合型ＦＥＴ、いわゆるＭＥＳＦＥＴの開発が行われ
ている。このＭＥＳＦＥＴはその構造及び製造工程が簡
単なためゲート長の微細化に適しており、高周波特性の
優れた素子や高速動作の集積回路に広く用いられている
。

しかしながら、単にゲート長の微細化を進めるのみでは
ゲートの電気抵抗が増大してしまうので、逆に高速動作
を妨げる要因となってしまう。そこで、半導体の能動層
と接触する下部は細く、逆に上部は太くなるような断面
形状丁字形あるいはマツシュルーム形のゲートを形成す
る方法が考えられている。

これらの方法としては、例えば多層レジストと電子ビー
ムによる直接描画を用いた方法や集束イオンビームリソ
グラフィを用いた方法、あるいは仮ゲートと平坦化技術
とを組み合わせた方法が知られている。

一方、ＦＥＴの高速化を実現するには、このようなゲー
ト長の微細化のみならずソース抵抗の低減も重要な課題
となっている。このため、ソース・ドレイン領域の能動
層がゲート下の能動層より深くかつ不純物濃度も高くな
るように形成された構造が一般に用いられている。

しかしながら、このソース・ドレイン領域の能動層（高
濃度層）とゲートとの位置ずれが前述のゲート長の微細
化に伴って問題となる。このため、ソース・ドレイン領
域とゲートとが自己整合的に構成されたセルファライン
型ＭＥＳＦＥＴが広く用いられている。

このようなセルファライン型ＭＥＳＦＥＴは、耐熱ゲー
トをマスクとして高濃度層のイオン注入を行い、耐熱ゲ
ートをそのままにしてイオン注入層を電気的に活性化す
るための熱処理を行う方法や、仮ゲートを形成しこの仮
ゲートをマスクとして高濃度層イオン注入を行った後、
その仮ゲートまたは仮ゲートの反転パターンを半導体基
板上に残したまま熱処理を行い、仮ゲートが存在した位
置にゲートを形成する方法により製造される。

［発明が解決しようとする課題］ しかしながら、ゲート長を微細化しかつゲート抵抗を低
減するために前述の断面形状丁字形またはマツシュルー
ム形のゲートを形成する際に、多層レジストと電子ビー
ムによる直接描画とを用いた方法や集束イオンビームリ
ソグラフィを用いた方法では、電子ビームやイオンビー
ム直接描画装置等の特殊な装置を用いなければならず、
製造工程が煩雑化するという問題があった。

また、ソース抵抗を低減する際にもつともよく用いられ
る耐熱ゲート型のセルファライン型ＭＥＳＦＥＴを製造
する際のゲートは前述したように高濃度層を活性化する
ための熱処理（８００℃程度）に耐える必要があり、こ
のためゲート材料としては高融点金属であるＷやＴａを
ベースとした化合物に限定されてしまいその抵抗率も通
常の金属の数十倍になってしまうという問題があった。

そこで、本願出願人は先に特願平１−１２０９８９号に
おいて、イメージリバースホトリソグラフィ法を巧みに
用いてゲートを形成する方法を提案した。

この製造方法においては、底部にレジストが一定の厚さ
で残り、かつ開口部に向かうに従って断面の幅が狭（な
るような溝を有するゲート形成用レジストパターンと仮
ゲートとを組み合わせることにより、簡易な工程でかつ
高抵抗の耐熱材料を用いることなく断面形状丁字形のゲ
ートを形成することができる。

但し、このようにイメージリバースホトリソグラフィ法
を用いて断面形状丁字形のゲートを形成する際には、イ
メージリバースホトリソグラフィの各種パラメータ、例
えば露光量やベーキング時間、現像時間等を精密に制御
する必要がある。

本発明は上記従来技術及び本願出願人肌提案の製造方法
に鑑みなされたものであり、その目的は簡易な工程で断
面形状丁字形またはマツシュルーム形のゲートを形成す
ることが可能なＦＥＴの製造方法を提供することにある
。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係るＦＥＴの製造
方法は半導体基板上のゲートが形成されるべき領域に仮
ゲートを形成する工程と、この仮ゲートを覆う第１のレ
ジストを前記半導体基板表面に塗布する工程と、この第
１のレジスト上に金属薄膜を形成する工程と、この金属
薄膜上に第２のレジストを塗布する工程と、この第２の
レジストの前記仮ゲートの上部に位置する領域を除去す
る工程と、除去された第２のレジスト領域内の前記金属
膜を除去するマスク作成工程と、このマスク作成工程に
て得られた金属膜をマスクとして前記第１のレジストを
前記仮ゲート上部が所定量露出すべくエツチングして溝
を形成する工程と、この溝内の前記仮ゲー　トを除去す
る工程と、前記溝内に前記第１のレジストより薄いゲー
ト金属を被着する工程と、前記第１のレジストを除去す
る工程とを有することを特徴としている。

［作用］ このように、本発明のＦＥＴの製造方法は第１のレジス
ト上に設けられた金属膜に第２のレジストを用いてマス
クパターンを作成し、この金属膜のマスクパターンを用
いて第１のレジストにゲート金属被着用の溝を形成する
ものであり、イメージリバースホトリソグラフィ等の特
殊な技術を用いることなく容易に断面形状丁字形ゲート
を得ることができる。

［実施例コ 以下、図面を用いながら本発明に係るＦＥＴの製造方法
の好適な実施例を説明する。

第１図は本実施例におけるＦＥＴの製造方法を説明する
一部断面図である。

まず、第１図（ａ）に示されるようにＧａＡｓ等の半導
体基板１０上のゲートが形成されるべき領域にＳ　ｉ　
Ｎ、　　Ｓ　ｉ　ＯＮ、　　Ｓ　ｉ　０２等で仮ゲート
１２を形成する。

次に、第１図（ｂ）に示されるように仮ゲート１２が完
全に覆われる程度の厚さのｊｆｊｌのレジスト１４をス
ピンコードにより塗布する。

そして、第１図（Ｃ）に示されるようにこの第１のレジ
スト１４上に金属薄膜としてＮｉ膜１６を真空蒸着やス
パッタリング法にて形成する。後述するように、このＮ
ｉ膜１６は前記第１のレジスト１４をエツチングする際
のマスクとして機能するものである。

Ｎｉ膜１６を形成した後、このＮｉ膜１６上に第２のレ
ジスト１８をスピンコードにより塗布し、ホトマスクを
介して露光し現像することによって仮ゲート１２上部に
位置する領域を除去して第１図（ｄ）に示されるような
レジストパターンを作成する。なお、このレジストパタ
ーンはそのレジスト除去部が仮ゲート１２を完全に含む
程度の幅を有するものとする。

このようにレジストパターンを形成した後、第１図（ｅ
）に示されるようにレジストの開口部に存在するＮｉ膜
を塩酸等を用いて除去する。

そして、第１図（ｆ）に示されるように、仮ゲート１２
１部が除去されたＮｉ膜１８をマスクとして、仮ゲート
１２上部が所定量露出するように第１のレジスト１４を
エツチングして溝２０を形成する。

エツチング方法としては、エツチングレートの制御が比
較的容品な０２プラズマを用いた反応性イオンエツチン
グ（以下０２ＲＩＥという）を用いることができ、０２
圧力を調整することにより溝幅をＮｉ膜の開口幅より若
干広く設定することができる。

第１のレジスト１４に溝２０を形成した後、第１図（ｇ
）に示されるようにこの溝２０内の仮ゲート１２を緩衝
フッ酸を用いて除去する。

そして、第１のレジスト１４全面にアルミニウム等のゲ
ート金属を真空蒸着やスパッタリング法で被着すること
により、第１図（ｈ）に示されるように溝２０内にゲー
ト２２を形成する。

最後に、第１のレジスト１４をアセトン等を用いて除去
することにより、第１図（ｉ）に示されるように半導体
基板１０上にゲート２２のみが残ることとなる。

このように、本実施例の工程を用いることにより、容易
に断面形状丁字形のゲートを製造することができるが、
このような仮ゲートと断面形状丁字形のゲートを用いて
容易にセルファライン型ＭＥＳＦＥＴを製造することも
できる。

第２図にはこのセルファライン型ＭＥＳＦＥＴを製造す
る工程を示す一部断面図である。

まず、第２図（ａ）に示されるようにＧａＡｓ等の半導
体基板１０上のゲートが形成されるべき領域にＳ　ｉ　
Ｎ、　　Ｓ　ｉ　ＯＮ、　　Ｓ　ｉ　０２等の仮ゲート
１２を形成する。

そして、第２図（ｂ）に示されるように高濃度層である
Ｎ　層イオン注入用レジスト２４をスピンコードにより
塗布し、ホトマスクを介して露光し現像することによっ
て仮ゲート１２近傍の所定領域に溝を形成し、マスクパ
ターンを作成する。

そして、第２図（ｂ）に示されるようにレジスト２４を
マスクパターンとしてＳｌ　イオンを半導体基板１０へ
注入する。

なお、第２図（ｂ）において仮ゲート１２直下のＮ層は
この仮ゲート１２をＧａＡｓ基板上に形成する前にイオ
ン注入により予め形成しておく。

そして、レジスト２４を除去した後、第２図（Ｃ）に示
されるように全面にＳｉＮや５ｉＯＮ。

ＳｉＯ２等のアニール保護膜２６を形成し、熱処理を行
ってＮ、　Ｎ層層を活性化する。

最後に、このアニール保護膜２６のみをウェットエツチ
ングまたはプラズマを用いたドライエツチングによって
除去し、以下、第１図（ｂ）〜（ｉ）に示される各工程
を経ることにより、ソース・ドレイン領域とゲートとが
自己整合的に構成され、かつゲート長が短縮されゲート
抵抗の低減されたセルファライン型ＭＥＳＦＥＴを得る
ことができる。

［発明の効果］ 以上説明したように、本発明に係るＦＥＴの製造方法に
よれば、容易に断面形状丁字形またはマツシュルーム型
のゲートを製造することができ、金属ゲートを用いたセ
ルファライン形ＭＥ　Ｓ　Ｆ　ＥＴ等を容易に製造する
ことができる。

【図面の簡単な説明】

第１図は本発明に係るＦＥＴの製造方法の一実施例の説
明図、 第２図は同実施例を用いたセルファライン型ＦＥＴの製
造方法の説明図である。 １０　・・・　半導体基板 １２　・・・　仮ゲート １４　・・・　第１のレジスト １６　・・・　Ｎ１金属膜 １８　・・・　第２のレジスト ２０・・・溝 ２２　・・・　ゲート

Claims (1)

1. 【特許請求の範囲】 　半導体基板上のゲートが形成されるべき領域に仮ゲー
   トを形成する工程と、 この仮ゲートを覆う第１のレジストを前記半導体基板表
   面に塗布する工程と、 この第１のレジスト上に金属薄膜を形成する工程と、 この金属薄膜上に第２のレジストを塗布する工程と、 この第２のレジストの前記仮ゲートの上部に位置する領
   域を除去する工程と、 除去された第２のレジスト領域内の前記金属膜を除去す
   るマスク作成工程と、 このマスク作成工程にて得られた金属膜をマスクとして
   前記第１のレジストを前記仮ゲート上部が所定量露出す
   べくエッチングして溝を形成する工程と、 この溝内の前記仮ゲートを除去する工程と、前記溝内に
   前記第１のレジストより薄いゲート金属を被着する工程
   と、 前記第１のレジストを除去する工程と、 を有することを特徴とする電界効果トランジスタの製造
   方法。