JPH0340438A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0340438A JPH0340438A JP1174116A JP17411689A JPH0340438A JP H0340438 A JPH0340438 A JP H0340438A JP 1174116 A JP1174116 A JP 1174116A JP 17411689 A JP17411689 A JP 17411689A JP H0340438 A JPH0340438 A JP H0340438A
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- JP
- Japan
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- film
- layer
- insulating film
- mask
- electrode
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〉
本発明は、ショットキゲート電極を有する電界効果トラ
ンジスタ（以下、ＦＥＴと略す）の自己整合的な製造方
法に関するものである。
ンジスタ（以下、ＦＥＴと略す）の自己整合的な製造方
法に関するものである。
（従来の技術）
一般に極めて短ゲート長でかつＬＤＤ構造を有するＦＥ
Ｔは自己整合的な方法を用いてゲート部分を形成する。
Ｔは自己整合的な方法を用いてゲート部分を形成する。
基本的な従来例を第２図に基づいて説明する。
第２図は従来のＦＥＴの製造方法を示す工程断面図であ
る。同図において、半絶縁性ＧａＡｓ基板１１にイオン
注入法を用いてｎＮｌ２を形成し、その上にタングステ
ンなど高融点金属１３を蒸着する。そして高融点全屈１
３上にフォトレジスト膜１４を塗布し、露光を施してゲ
ート電極を形成する部分を残してフォトレジスト膜を除
去する（第２図（ａ））。
る。同図において、半絶縁性ＧａＡｓ基板１１にイオン
注入法を用いてｎＮｌ２を形成し、その上にタングステ
ンなど高融点金属１３を蒸着する。そして高融点全屈１
３上にフォトレジスト膜１４を塗布し、露光を施してゲ
ート電極を形成する部分を残してフォトレジスト膜を除
去する（第２図（ａ））。
つぎにＲＩＥ法を用いてフォトレジスト膜１４をマスク
に高融点金属１３をエツチングする。このときオーバー
エツチング気味にすると、ゲート？Ｉ［の側面がエツチ
ングされ、フォトレジスト膜１４でパターニングしたゲ
ート長よりも短いゲート′ｌ′！！極１５を得ることが
できる（第２図（ｂ））。そしてフォトレジスト膜１４
を除去したのち、全面に絶縁膜１６を塗布して、イオン
注入法を用いて、絶縁膜１６越しにスルー注入を行い、
ソース、ドレイン領域となる不純物領域、ｎ０層１７を
形成する（第２図（Ｃ））。
に高融点金属１３をエツチングする。このときオーバー
エツチング気味にすると、ゲート？Ｉ［の側面がエツチ
ングされ、フォトレジスト膜１４でパターニングしたゲ
ート長よりも短いゲート′ｌ′！！極１５を得ることが
できる（第２図（ｂ））。そしてフォトレジスト膜１４
を除去したのち、全面に絶縁膜１６を塗布して、イオン
注入法を用いて、絶縁膜１６越しにスルー注入を行い、
ソース、ドレイン領域となる不純物領域、ｎ０層１７を
形成する（第２図（Ｃ））。
そののち絶縁膜１６を除去して、ゲート電極１５をマス
クにイオン注入を行い、ｎ層１２とｎ“）！１７との中
間的な濃度を有する不純物領域、ｎ’ＰＦｆＪ１８をｎ
１１２とｎ＋層１７の間に形成する（第２図（ｄ））。
クにイオン注入を行い、ｎ層１２とｎ“）！１７との中
間的な濃度を有する不純物領域、ｎ’ＰＦｆＪ１８をｎ
１１２とｎ＋層１７の間に形成する（第２図（ｄ））。
（発明が解決しようとする問題点）
上記、従来のように形成されたＦＥＴはＲＩＥ法で高融
点金属を過剰にエツチングする際、基板表面にダメージ
を与える欠点があった。このダメージはｎ′層表面の表
面空乏躬の原因になるなどしてソース抵抗の増大等ＦＥ
Ｔ特性を劣化させる原因となりＦＥＴ作製上好ましくな
かった。また、きわめて線幅の細いゲート電極が単独で
形成されるため、工程中に倒れてしまう欠点もあった。
点金属を過剰にエツチングする際、基板表面にダメージ
を与える欠点があった。このダメージはｎ′層表面の表
面空乏躬の原因になるなどしてソース抵抗の増大等ＦＥ
Ｔ特性を劣化させる原因となりＦＥＴ作製上好ましくな
かった。また、きわめて線幅の細いゲート電極が単独で
形成されるため、工程中に倒れてしまう欠点もあった。
本発明の目的は、従来の欠点を解消し、極めて短ゲート
長のＦＥＴを、たとえばフォトリソグラフィ等の容易な
露光技術を用いて安定に、しかも表面にダメージを与え
ることなく形成することのできるＦＥＴの製造方法を提
供することである。
長のＦＥＴを、たとえばフォトリソグラフィ等の容易な
露光技術を用いて安定に、しかも表面にダメージを与え
ることなく形成することのできるＦＥＴの製造方法を提
供することである。
（問題点を解決するための手段）
本発明のＦＥＴの製造方法は、半導体導電層上に、新型
の第一の開口部を有する第一の膜を形成する工程と、第
一の開口部および、第一の膜上に第二の膜を多重堆積す
る工程と、この第二の膜をエツチングし、第一の開口部
上に、第一の開口部よりも小さい第二の開口部を設ける
工程と、この第二の開口部をマスクに電極を形成する工
程と、第一の膜を除去し、電極および第二の膜をマスク
にイオン注入を行い、ソース、ドレイン領域となる第一
の不純物領域を形成する工程と、第二の膜を除去し、電
極をマスクにイオン注入を行い、導電層よりも濃く第一
の不純物領域よりもうすい濃度の第二の不純物領域を形
成する工程と、全面を第三の膜でおおってアニールを施
し活性化を行う工程を備えたものである。
の第一の開口部を有する第一の膜を形成する工程と、第
一の開口部および、第一の膜上に第二の膜を多重堆積す
る工程と、この第二の膜をエツチングし、第一の開口部
上に、第一の開口部よりも小さい第二の開口部を設ける
工程と、この第二の開口部をマスクに電極を形成する工
程と、第一の膜を除去し、電極および第二の膜をマスク
にイオン注入を行い、ソース、ドレイン領域となる第一
の不純物領域を形成する工程と、第二の膜を除去し、電
極をマスクにイオン注入を行い、導電層よりも濃く第一
の不純物領域よりもうすい濃度の第二の不純物領域を形
成する工程と、全面を第三の膜でおおってアニールを施
し活性化を行う工程を備えたものである。
（作 用）
本発明は上記構成により、多重堆積法を用いることで、
フォトリングラフィを用いながら極めて短いゲート長の
ゲート電極を形成することができる。このとき、ゲート
電極は両側を第二の膜で支えられているので工程中に倒
れることが防がれ。
フォトリングラフィを用いながら極めて短いゲート長の
ゲート電極を形成することができる。このとき、ゲート
電極は両側を第二の膜で支えられているので工程中に倒
れることが防がれ。
安定である。また第一の膜、第二の膜を除去する際、た
とえば、ウェットエツチング法を用いるなど、基板表面
のダメージの少ない方法を用いることができるのでＦＥ
Ｔ特性の劣化を防ぐこともできる。
とえば、ウェットエツチング法を用いるなど、基板表面
のダメージの少ない方法を用いることができるのでＦＥ
Ｔ特性の劣化を防ぐこともできる。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第工図は本発明のＦＥＴの製造方法を示す断面図である
。同図において、ＦＥＴのチャネルとなるｎバエをイオ
ン注入で形成した半絶縁性Ｇ ａ Ａ ｓ基板２上に第
一の絶縁膜３を塗布し、フォトレジストを用いて５００
０Åから７０００人の長さの窓をあける（第１図（ａ）
）。つぎに、第一の絶縁膜３と材質の異なる第二の絶縁
膜４を第一の絶縁膜３とその開口部をおおうように多重
堆積法を用いて堆積する（第１図（ｂ））、そして、Ｒ
ＩＥ法などの異方性エツチング法を用いて上方から第二
の絶縁膜４をエツチングし、ｎ層１上に長さ１５００人
程度０開口部をもうける（第１図（Ｃ））。つぎに、タ
ングステン等の高融点金属を法線蒸着した金属層５を形
成し、レジスト６で平坦化する（第１図（ｄ））。その
のち。
。同図において、ＦＥＴのチャネルとなるｎバエをイオ
ン注入で形成した半絶縁性Ｇ ａ Ａ ｓ基板２上に第
一の絶縁膜３を塗布し、フォトレジストを用いて５００
０Åから７０００人の長さの窓をあける（第１図（ａ）
）。つぎに、第一の絶縁膜３と材質の異なる第二の絶縁
膜４を第一の絶縁膜３とその開口部をおおうように多重
堆積法を用いて堆積する（第１図（ｂ））、そして、Ｒ
ＩＥ法などの異方性エツチング法を用いて上方から第二
の絶縁膜４をエツチングし、ｎ層１上に長さ１５００人
程度０開口部をもうける（第１図（Ｃ））。つぎに、タ
ングステン等の高融点金属を法線蒸着した金属層５を形
成し、レジスト６で平坦化する（第１図（ｄ））。その
のち。
レジストをマスクにＲＩＥ法を用いて上方から金属層５
をエツチングし、ゲート電ＶＦＡ７を形成する（第１図
（ｅ））。そして第一の絶縁膜３をウェットエツチング
法を用いて除去し、ゲートな極７および第二の絶縁膜４
をマスクにイオン注入を行い、ソース、ドレイン領域と
なる不純物領域、ｎ０層８を形成する（第１図（ｆ））
。つぎに、第二の絶縁膜４をウェットエツチングで除去
し、ゲート電極７をマスクにイオン注入を行い、ｎ′″
Ｍ８よりもうすく、ｎ層１よりも濃い中間的な濃度のｎ
′ｆ１９を形成する（第１図（ｇ））。そして、最後に
全面を絶縁膜１０でおおい、アニールを施して活性化す
る（第１図（ｈ））。
をエツチングし、ゲート電ＶＦＡ７を形成する（第１図
（ｅ））。そして第一の絶縁膜３をウェットエツチング
法を用いて除去し、ゲートな極７および第二の絶縁膜４
をマスクにイオン注入を行い、ソース、ドレイン領域と
なる不純物領域、ｎ０層８を形成する（第１図（ｆ））
。つぎに、第二の絶縁膜４をウェットエツチングで除去
し、ゲート電極７をマスクにイオン注入を行い、ｎ′″
Ｍ８よりもうすく、ｎ層１よりも濃い中間的な濃度のｎ
′ｆ１９を形成する（第１図（ｇ））。そして、最後に
全面を絶縁膜１０でおおい、アニールを施して活性化す
る（第１図（ｈ））。
以上のように構成された本実施例のＦＥＴによれば、多
重堆積法を用いることでゲート長を地積する第二の絶縁
膜４の膜Ｊｌスで制御することができ、容易な露光技術
で１５００Ａ前後の短ゲート長を実現できる。また、Ｌ
ＤＤ構造を自己整合的に形成しており、ショートチャネ
ル効果を防止することもできる。また、基板表面の処理
は従来例のようにダメージの大きいＲＩＥ法などを用い
ないで、ダメージの少ないウェットエツチング法を用い
ているのでＦＥＴ特性の劣化が少ない。さらに、ゲート
電極７の両側をｎ ’ 周９注入時だけを除いて。
重堆積法を用いることでゲート長を地積する第二の絶縁
膜４の膜Ｊｌスで制御することができ、容易な露光技術
で１５００Ａ前後の短ゲート長を実現できる。また、Ｌ
ＤＤ構造を自己整合的に形成しており、ショートチャネ
ル効果を防止することもできる。また、基板表面の処理
は従来例のようにダメージの大きいＲＩＥ法などを用い
ないで、ダメージの少ないウェットエツチング法を用い
ているのでＦＥＴ特性の劣化が少ない。さらに、ゲート
電極７の両側をｎ ’ 周９注入時だけを除いて。
常に絶縁膜が支えているので、機械的強度が強く、工程
中に倒れることが防止され、安定性もよい。
中に倒れることが防止され、安定性もよい。
（発明の効果）
本発明によれば、フォトリングラフィ等の容易な露光技
術で短いゲート長が実現でき、しかもショートチャネル
効果を防止するＬＤＤ構造をゲート加工時に基板表面に
ダメージを与えることなく、安定に形成することができ
るので、その実用上の効果は大である。
術で短いゲート長が実現でき、しかもショートチャネル
効果を防止するＬＤＤ構造をゲート加工時に基板表面に
ダメージを与えることなく、安定に形成することができ
るので、その実用上の効果は大である。
第１図は本発明の一実施例におけるＦＥＴの製造方法の
工程断面図、第２図は従来のＦＥＴの製造方法の工程断
面図である。 １ ・・・ ｎＦｔ４、２・・・半絶縁性Ｇ ａ Ａ
ｓ基板、３・・・第一の絶縁膜、 ４ ・・・第二の絶
縁膜、 ５ ・・・金属層、 ６ ・・・ レジスト、
７ ・・・ゲート電極、 ８ ・・・ ｎ４層、 ９・
・・ｎ″磨、１０・・・絶縁膜。
工程断面図、第２図は従来のＦＥＴの製造方法の工程断
面図である。 １ ・・・ ｎＦｔ４、２・・・半絶縁性Ｇ ａ Ａ
ｓ基板、３・・・第一の絶縁膜、 ４ ・・・第二の絶
縁膜、 ５ ・・・金属層、 ６ ・・・ レジスト、
７ ・・・ゲート電極、 ８ ・・・ ｎ４層、 ９・
・・ｎ″磨、１０・・・絶縁膜。
Claims (1)
- 半導体導電層上に、所望の第一の開口部を有する第一の
膜を形成する工程と、前記第一の開口部および、前記第
一の膜上に第二の膜を多重堆積する工程と、前記第二の
膜をエッチングし、前記第一の開口部上に、前記第一の
開口部よりも小さい第二の開口部を設ける工程と、前記
第二の開口部をマスクに電極を形成する工程と、前記第
一の膜を除去し、前記電極および、前記第二の膜をマス
クにイオン注入を行い、ソース、ドレイン領域となる第
一の不純物領域を形成する工程と、前記第二の膜を除去
し、前記電極をマスクにイオン注入を行い、前記導電層
よりも濃く、前記第一の不純物領域よりもうすい濃度の
第二の不純物領域を形成する工程と、全面を第三の膜で
おおってアニールを施し活性化を行う工程を備えたこと
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174116A JPH0340438A (ja) | 1989-07-07 | 1989-07-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174116A JPH0340438A (ja) | 1989-07-07 | 1989-07-07 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340438A true JPH0340438A (ja) | 1991-02-21 |
Family
ID=15972921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174116A Pending JPH0340438A (ja) | 1989-07-07 | 1989-07-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0501428A3 (en) * | 1991-02-25 | 1995-01-18 | Sumitomo Electric Industries | Production methods for a compound semiconductor device |
-
1989
- 1989-07-07 JP JP1174116A patent/JPH0340438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0501428A3 (en) * | 1991-02-25 | 1995-01-18 | Sumitomo Electric Industries | Production methods for a compound semiconductor device |
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