JPH0444432B2 - - Google Patents
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- Publication number
- JPH0444432B2 JPH0444432B2 JP58175463A JP17546383A JPH0444432B2 JP H0444432 B2 JPH0444432 B2 JP H0444432B2 JP 58175463 A JP58175463 A JP 58175463A JP 17546383 A JP17546383 A JP 17546383A JP H0444432 B2 JPH0444432 B2 JP H0444432B2
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- Japan
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- forming
- film
- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
Description
【発明の詳細な説明】
産業上の利用分野
本発明は縦型MOSFETの製造方法に関するも
のである。
のである。
従来例の構成とその問題点
近年、縦型MOSFETは、電力用として用いら
れ始めている。その中でも二重拡散型縦型
MOSFET（以下VDMOSFETと記す。）は、最も
多く製造されてきている。
れ始めている。その中でも二重拡散型縦型
MOSFET（以下VDMOSFETと記す。）は、最も
多く製造されてきている。
第１図に従来のｎチヤンネルVDMOSFETの
断面構造を示す。
断面構造を示す。
このｎチヤンネルVDMOSFETは、n+半導体
基板１上のn-エピタキシヤル層２内に形成され、
電流は下部ドレイン１よりバツクゲート層３の横
方向拡散によつて形成されたチヤネルを通つて上
部ソース領域４へ流れる。また逆バイアス時に
は、n-バツフア層２中に空乏層が拡がり、印加
された電圧を支える。ソース電極７は、バツクゲ
ート層３と同電位になるように、上部ソース領域
４を貫通して下部バツクゲート層３に達する深さ
に基板を蝕刻し、同蝕刻部に電気的接続を行なう
場合が多い。しかしながら、蝕刻する場合、蝕刻
の制御が難しくソース領域４を完全に貫通するこ
とを目標として蝕刻すると、しばしばバツクゲー
ト層３を必要以上に蝕刻する、いわゆる、オーバ
ーエツチングになることがあり、ソース・ドレイ
ン間のリーク電流が生じるようになる場合があ
る。また、このようなオーバーエツチングの影響
を受けないように、予め深く高濃度のバツクゲー
ト層３を形成しておく場合は、マスク合わせの工
程数が増加する。尚、第１図において、５は酸化
膜、６はゲート電極である。
基板１上のn-エピタキシヤル層２内に形成され、
電流は下部ドレイン１よりバツクゲート層３の横
方向拡散によつて形成されたチヤネルを通つて上
部ソース領域４へ流れる。また逆バイアス時に
は、n-バツフア層２中に空乏層が拡がり、印加
された電圧を支える。ソース電極７は、バツクゲ
ート層３と同電位になるように、上部ソース領域
４を貫通して下部バツクゲート層３に達する深さ
に基板を蝕刻し、同蝕刻部に電気的接続を行なう
場合が多い。しかしながら、蝕刻する場合、蝕刻
の制御が難しくソース領域４を完全に貫通するこ
とを目標として蝕刻すると、しばしばバツクゲー
ト層３を必要以上に蝕刻する、いわゆる、オーバ
ーエツチングになることがあり、ソース・ドレイ
ン間のリーク電流が生じるようになる場合があ
る。また、このようなオーバーエツチングの影響
を受けないように、予め深く高濃度のバツクゲー
ト層３を形成しておく場合は、マスク合わせの工
程数が増加する。尚、第１図において、５は酸化
膜、６はゲート電極である。
発明の目的
本発明は、上記欠点に鑑み、工程数を増すこと
なく拡散を行なう前に高濃度のバツクゲート層と
なる領域を階段状に深く形成することのできる縦
型MOSFETの製造法を提供するものである。
なく拡散を行なう前に高濃度のバツクゲート層と
なる領域を階段状に深く形成することのできる縦
型MOSFETの製造法を提供するものである。
発明の構成
この目的を達成するため、本発明は、単一のマ
スク工程の複数の選択的エツチング工程とを用い
ることによつて、高濃度のバツクゲート層を、二
重拡散が行なわれる前に、予め自己整合的に階段
状で深く形成する工程をそなえているものであ
る。
スク工程の複数の選択的エツチング工程とを用い
ることによつて、高濃度のバツクゲート層を、二
重拡散が行なわれる前に、予め自己整合的に階段
状で深く形成する工程をそなえているものであ
る。
実施例の説明
以下、本発明の一実施例について、図面を参照
しながら説明する。第２図は本発明の縦型
MOFETの製造方法の一実施例を示す工程順の断
面図である。
しながら説明する。第２図は本発明の縦型
MOFETの製造方法の一実施例を示す工程順の断
面図である。
まず、n-／n+エピタキシヤルシリコン基板、
すなわち、n+シリコン基板１１上のn-エピタキ
シヤル層１２に酸化膜１３を1000Åの厚さに成長
させ、ポリシリコン膜１４を4000Åの厚さに減圧
CVDを用いて成長させ、リンをポリシリコン膜
１４に拡散させた後、Si3N4膜１５を減圧CVD法
によつて2000Åの厚さに成長させる（第２図ａ）。
次に、Si3N4膜１５、ポリシリコン膜１４、酸化
膜１３の三層を連続して、例えば反応性イオンエ
ツチングを用いてエツチングして、これら三層を
貫通する第１の開孔部を設け、この開孔を通じ
て、ボロンを例えば１×1015ドーズ、100KeVで
イオン注入し、アニールおよび拡散のために熱処
理して拡散層１６を形成する（第２図ｂ）。この
後、Si3N4膜１５を残したままで、ポリシリコン
膜１４のみに対して、例えば約100℃のエチレン
ジアミン液でエツチングすることにより、第１の
開孔部から側面エツチを行い、第２の開孔部を形
成する（第２図ｃ）。
すなわち、n+シリコン基板１１上のn-エピタキ
シヤル層１２に酸化膜１３を1000Åの厚さに成長
させ、ポリシリコン膜１４を4000Åの厚さに減圧
CVDを用いて成長させ、リンをポリシリコン膜
１４に拡散させた後、Si3N4膜１５を減圧CVD法
によつて2000Åの厚さに成長させる（第２図ａ）。
次に、Si3N4膜１５、ポリシリコン膜１４、酸化
膜１３の三層を連続して、例えば反応性イオンエ
ツチングを用いてエツチングして、これら三層を
貫通する第１の開孔部を設け、この開孔を通じ
て、ボロンを例えば１×1015ドーズ、100KeVで
イオン注入し、アニールおよび拡散のために熱処
理して拡散層１６を形成する（第２図ｂ）。この
後、Si3N4膜１５を残したままで、ポリシリコン
膜１４のみに対して、例えば約100℃のエチレン
ジアミン液でエツチングすることにより、第１の
開孔部から側面エツチを行い、第２の開孔部を形
成する（第２図ｃ）。
そして、Si3N4膜１５を熱リン酸等で除去した
後、例えばボロンを７×1013ドーズ、100KeVで
イオン注入することでＰ型バツクゲート層１７を
横方向に広くし、これにより、階段状のバツクゲ
ート層を形成、ついで、ヒ素を、例えば２×
1013、40KeVでイオン注入して、所定の熱処理に
よりソース領域１８を形成する。なお、この熱処
理過程で酸化膜１３を基板の露出部上に1000Å程
度の厚さに成長させる（第２図ｄ）。
後、例えばボロンを７×1013ドーズ、100KeVで
イオン注入することでＰ型バツクゲート層１７を
横方向に広くし、これにより、階段状のバツクゲ
ート層を形成、ついで、ヒ素を、例えば２×
1013、40KeVでイオン注入して、所定の熱処理に
よりソース領域１８を形成する。なお、この熱処
理過程で酸化膜１３を基板の露出部上に1000Å程
度の厚さに成長させる（第２図ｄ）。
つぎに、再び、酸化膜１３に開孔を設け、この
開孔を通して、反応性イオンエツチング法等を用
いてソース領域１８を貫通してP+拡散層１７に
達するまでエツチングして第３の開孔部を形成
し、この第３の開孔部にAlをスパツタリングに
より形成してソース電極１９を設け、n+領域１
８とP+領域１６との両者に同時に電気的接続を
行なう（第２図ｅ）。
開孔を通して、反応性イオンエツチング法等を用
いてソース領域１８を貫通してP+拡散層１７に
達するまでエツチングして第３の開孔部を形成
し、この第３の開孔部にAlをスパツタリングに
より形成してソース電極１９を設け、n+領域１
８とP+領域１６との両者に同時に電気的接続を
行なう（第２図ｅ）。
これにより、n+基板１１をドレイン領域とし、
n-エピタキシヤル層１２をバツフア領域、n+領
域１８をソース領域とし、さらに、ポリシリコン
膜１４をゲートとするVDMOSFETが完成され
る。
n-エピタキシヤル層１２をバツフア領域、n+領
域１８をソース領域とし、さらに、ポリシリコン
膜１４をゲートとするVDMOSFETが完成され
る。
以上のようにして構成されたVDMOSFETは、
基板上の拡散領域そのものをエツチングすること
で、ソース領域１８とバツクゲート領域１７とが
同時に電気的接続されている。この場合のエツチ
ングは、多少深めにエツチングした場合でも、
P+層１７に深い拡散領域１６があるため、n-エ
ピタキシヤル層１２のドレイン側と電気的短絡を
起こさない。また、ソース領域およびバツクゲー
ト層は、それぞれ、単一のマスク工程で自己整合
的に形成されているために工程数を増加させるこ
とがない。
基板上の拡散領域そのものをエツチングすること
で、ソース領域１８とバツクゲート領域１７とが
同時に電気的接続されている。この場合のエツチ
ングは、多少深めにエツチングした場合でも、
P+層１７に深い拡散領域１６があるため、n-エ
ピタキシヤル層１２のドレイン側と電気的短絡を
起こさない。また、ソース領域およびバツクゲー
ト層は、それぞれ、単一のマスク工程で自己整合
的に形成されているために工程数を増加させるこ
とがない。
尚、本実施例はｎチヤンネルVDMOSFETに
ついて述べたものであるが、縦型VMOSFETや
ＰチヤンネルVDMOSFETについても同様の製
造工程が適用できるのは言うまでもない。
ついて述べたものであるが、縦型VMOSFETや
ＰチヤンネルVDMOSFETについても同様の製
造工程が適用できるのは言うまでもない。
発明の効果
以上のように本発明によれば、単一のマスク工
程および複数の選択的エツチング工程とによつ
て、二重拡散を行う前に、バツクゲート層に階段
状で深い拡散領域を自己整合的に形成することが
でき、工程数を増加させることなくソースとドレ
インとの短絡の起こりにくい縦型MOSFETを製
造することができる。
程および複数の選択的エツチング工程とによつ
て、二重拡散を行う前に、バツクゲート層に階段
状で深い拡散領域を自己整合的に形成することが
でき、工程数を増加させることなくソースとドレ
インとの短絡の起こりにくい縦型MOSFETを製
造することができる。
第１図は従来のVDMOSFETの断面図、第２
図ａ〜ｅは本発明の一実施例の工程順断面図であ
る。 １１……n+層（ドレイン領域）、１２……n-エ
ピタキシヤル層（バツフア領域）、１３……酸化
膜、１４……ポリシリコン膜（ゲート電極）、１
５……Si3N4膜、１６……P+拡散層、１７……Ｐ
型層（バツクゲート領域）、１８……n+層（ソー
ス領域）、１９……Al電極（ソース電極）。
図ａ〜ｅは本発明の一実施例の工程順断面図であ
る。 １１……n+層（ドレイン領域）、１２……n-エ
ピタキシヤル層（バツフア領域）、１３……酸化
膜、１４……ポリシリコン膜（ゲート電極）、１
５……Si3N4膜、１６……P+拡散層、１７……Ｐ
型層（バツクゲート領域）、１８……n+層（ソー
ス領域）、１９……Al電極（ソース電極）。
Claims (1)
- １ 一導電型の半導体基板上に酸化膜、導電膜お
よび絶縁膜の三層を順次形成する工程と、前記酸
化膜、導電膜および絶縁膜にこれらを貫通する第
１の開孔部を穿設する工程と、前記第１の開孔部
を通して前記半導体基板に、反対導電型の不純物
を導入して、第１の領域を形成する工程と、前記
導電膜をサイドエツチして前記導電膜の開孔径を
前記第１の領域の径よりも大きくする第２の開孔
部形成工程と、前記絶縁膜を除去する工程と、前
記第２の開孔部を通じて前記半導体基板に、反対
導電型の不純物を導入して前記第１の領域より径
大な第２の領域を形成する工程と、前記第１の領
域および前記第２の領域内に、前記半導体基板と
同一導電型の不純物を導入して、前記第２の領域
より径小な第３の領域を形成する工程と、前記第
３の領域を貫通して前記第２の領域に達する第３
の開孔部を形成する工程と、前記第３の開孔部に
金属層を設けて、前記第２および第３の各領域に
接触した電極を形成する工程とをそなえた縦型
MOSFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175463A JPS6066862A (ja) | 1983-09-22 | 1983-09-22 | 縦型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175463A JPS6066862A (ja) | 1983-09-22 | 1983-09-22 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066862A JPS6066862A (ja) | 1985-04-17 |
| JPH0444432B2 true JPH0444432B2 (ja) | 1992-07-21 |
Family
ID=15996500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175463A Granted JPS6066862A (ja) | 1983-09-22 | 1983-09-22 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066862A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
| JPH0783122B2 (ja) * | 1988-12-01 | 1995-09-06 | 富士電機株式会社 | 半導体装置の製造方法 |
| JPH0334376A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 縦型電界効果トランジスタの製造方法 |
| CN112701151B (zh) * | 2019-10-23 | 2022-05-06 | 株洲中车时代电气股份有限公司 | SiC MOSFET器件的制造方法及SiC MOSFET器件 |
-
1983
- 1983-09-22 JP JP58175463A patent/JPS6066862A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6066862A (ja) | 1985-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |