JPH0334376A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPH0334376A JPH0334376A JP1169450A JP16945089A JPH0334376A JP H0334376 A JPH0334376 A JP H0334376A JP 1169450 A JP1169450 A JP 1169450A JP 16945089 A JP16945089 A JP 16945089A JP H0334376 A JPH0334376 A JP H0334376A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は縦型竜界効釆トランジスタの製造方法に関する
。
。
〔従来の技術」
縦型罐界効釆トランジスタは、ｉ％速時性、広い安全動
作領域、並列動作が可能告の優れた％徴を有する成力用
デバイスとして注目されている。
作領域、並列動作が可能告の優れた％徴を有する成力用
デバイスとして注目されている。
第３図は促米の縦型磁界効果トランジスタの一例を示す
半導体チ□、グの断酊図である。
半導体チ□、グの断酊図である。
第３図に示すように、ｐ＋型シリコン基板１の上にｎ−
ｇゲート電極２を成長し、エビタキシャル層２の表面に
ゲート酸化膜３を形成する０７を形成する。次に、ゲー
［［１ｆｉ７をマスクとしてｐ型不純物をイオン注入し
ゲート電極２０表酊にｐ型のベース領域１８を形成する
。次に、 一部をゲート電極７に整合してベース領域７の表面に選
択的にｎ型のソース領域１３を形成する。
ｇゲート電極２を成長し、エビタキシャル層２の表面に
ゲート酸化膜３を形成する０７を形成する。次に、ゲー
［［１ｆｉ７をマスクとしてｐ型不純物をイオン注入し
ゲート電極２０表酊にｐ型のベース領域１８を形成する
。次に、 一部をゲート電極７に整合してベース領域７の表面に選
択的にｎ型のソース領域１３を形成する。
次に、ゲート電極７を含む表面にＰ Ｓ Ｇ（ｐｈｏｓ
ｐｈ。
ｐｈ。
−５ｉｌｉｃａｔｅ ｇｌａｓｓ ）膜１４を堆積し
て選択的にエツチングし、ゲー）［極７の側壁にＰＳＧ
膜１４を残してベース領域１８の表面を露出する。次に
、全面にアルミニウム層を堆積してソース′ａＩｃ億１
５を形成する。次に、ｐ＋型７リコン基＠１の裏面にド
レインぽ極１６を設ける。
て選択的にエツチングし、ゲー）［極７の側壁にＰＳＧ
膜１４を残してベース領域１８の表面を露出する。次に
、全面にアルミニウム層を堆積してソース′ａＩｃ億１
５を形成する。次に、ｐ＋型７リコン基＠１の裏面にド
レインぽ極１６を設ける。
し発明が解決しようとする味題〕
上述した従来の縦型電界効果トランジスタは、ゲート電
極に正の電圧を印加することによシベース領域表筒にチ
ャネルを生じる。このチャネルが生じるとｎ十型ソース
領域−ｎチャネル−ｎ−型エビタキ７ヤル層−ｐ十型ク
リコン基板となシ実質上ｐｉｎダイオードと同一構成と
なる。そしてｎ−型エビタそシャル層はｐ＋シリコン基
似より注入された少数千ヤリアの注入とソース領域から
の多！ｌ！キャリアの蓄積によシ導′成に調をうけ、ソ
ース・ドレイン間オン電圧が通常のＭ ＯＳ ＦＥ Ｔ
の釣ｌ／１０程度となる。
極に正の電圧を印加することによシベース領域表筒にチ
ャネルを生じる。このチャネルが生じるとｎ十型ソース
領域−ｎチャネル−ｎ−型エビタキ７ヤル層−ｐ十型ク
リコン基板となシ実質上ｐｉｎダイオードと同一構成と
なる。そしてｎ−型エビタそシャル層はｐ＋シリコン基
似より注入された少数千ヤリアの注入とソース領域から
の多！ｌ！キャリアの蓄積によシ導′成に調をうけ、ソ
ース・ドレイン間オン電圧が通常のＭ ＯＳ ＦＥ Ｔ
の釣ｌ／１０程度となる。
ところがこのベース領域中に注入された少数キャリｆの
挙動が問題となる。この少数干ヤリアぼ、結局ベース領
域に集められソース領域のド馨通シノース＊Ｍにぬけて
いく。ｉ・′し１ン成流ＩＤの増加に伴いこの部分の電
流密及が１％くなってくるとソース領域下のベース領域
の抵抗のために、この部分を通る時に１圧降下が生じて
し１５゜この電圧はソース憤城−ベース領域の接合を順
バイアスしてしまうのでこの電圧降下が大きくたろと電
子あるいは正孔は直接ソース領域からベース領域に注入
され寄生ナイリスタのラッチγッグをひきかこしてし筐
うという欠点がある。この欠点を解決するためには、ベ
ース領域の濃度を上げればよいがゲート力、トオ７’！
［圧Ｖ。５（ｏｆｆ）等の特性面からの制限によシベー
ス形成のイオン注入のドーズ量の上限１ゴ決定され、う
、チアラグに対する制御１ヱ困難である。また、リソグ
ラフィ技術によシゲートカットオフ覗圧ｖＧｓ（ｏｆｆ
）等に影響を与えない部分のみベース領域の不純物濃度
を上げるのは町Ｎヒであるが、常に目づれｋどの不安定
安囚を含み、素子の微細化には不向きである。
挙動が問題となる。この少数干ヤリアぼ、結局ベース領
域に集められソース領域のド馨通シノース＊Ｍにぬけて
いく。ｉ・′し１ン成流ＩＤの増加に伴いこの部分の電
流密及が１％くなってくるとソース領域下のベース領域
の抵抗のために、この部分を通る時に１圧降下が生じて
し１５゜この電圧はソース憤城−ベース領域の接合を順
バイアスしてしまうのでこの電圧降下が大きくたろと電
子あるいは正孔は直接ソース領域からベース領域に注入
され寄生ナイリスタのラッチγッグをひきかこしてし筐
うという欠点がある。この欠点を解決するためには、ベ
ース領域の濃度を上げればよいがゲート力、トオ７’！
［圧Ｖ。５（ｏｆｆ）等の特性面からの制限によシベー
ス形成のイオン注入のドーズ量の上限１ゴ決定され、う
、チアラグに対する制御１ヱ困難である。また、リソグ
ラフィ技術によシゲートカットオフ覗圧ｖＧｓ（ｏｆｆ
）等に影響を与えない部分のみベース領域の不純物濃度
を上げるのは町Ｎヒであるが、常に目づれｋどの不安定
安囚を含み、素子の微細化には不向きである。
〔課題を解決するための手段Ｊ
本発明の縦型電界効果トランジスタの製造方法は、
囚 −２４成型の半導体基板上に設けた逆４１を型のエ
ビターＰ７ヤル層の上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜の上に選択的にゲート′１１極を形成する工
程、 ｆ８） 前記ゲート電極をマスクとして前記エビタキ
７ヤル層の表面に一２４電型高磯反不純物をイオン注入
する工程、 ′ｉｔ＆をマスクとして井促−ｍ ｖｔ型の低（ｓ度不
純＠をイオン注入する工程、 ｐ）熱処理によシ前記不純物の側面のみをエッチングし
て前記エビメ干／ヤル層の表面に＾濃度不純物を有する
第１のベース領域及び前記第１のベース領域に隣嵌する
低磯度不純物を有する第２のベース領域を形成する工程
、（ね 前記ゲート電極７一部を整合させて前記第１及
び第２のベース領域の表面に選択的に逆碍戒型のソース
領域を形成する工程、 を含んで構成される。
ビターＰ７ヤル層の上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜の上に選択的にゲート′１１極を形成する工
程、 ｆ８） 前記ゲート電極をマスクとして前記エビタキ
７ヤル層の表面に一２４電型高磯反不純物をイオン注入
する工程、 ′ｉｔ＆をマスクとして井促−ｍ ｖｔ型の低（ｓ度不
純＠をイオン注入する工程、 ｐ）熱処理によシ前記不純物の側面のみをエッチングし
て前記エビメ干／ヤル層の表面に＾濃度不純物を有する
第１のベース領域及び前記第１のベース領域に隣嵌する
低磯度不純物を有する第２のベース領域を形成する工程
、（ね 前記ゲート電極７一部を整合させて前記第１及
び第２のベース領域の表面に選択的に逆碍戒型のソース
領域を形成する工程、 を含んで構成される。
〔実施例ｊ
次に、本発明について図面を参照して説明する。
４口
第１図（ａ）〜（ｇ）は本発明の第１実施例を説明する
ための工程順に示した牛碑体す、グの断面図である。
ための工程順に示した牛碑体す、グの断面図である。
筐ず、第１図１２）に示すように、ｐ＋型シリコン基嶺
ｌの上にｎ−型エビタ千シャル層２を成長し、エビタ千
ンヤル／ｉ１２の表面を熱酸化して５０〜２００ ｎｍ
の厚さのゲート酸化膜３を形成する。
ｌの上にｎ−型エビタ千シャル層２を成長し、エビタ千
ンヤル／ｉ１２の表面を熱酸化して５０〜２００ ｎｍ
の厚さのゲート酸化膜３を形成する。
次に、ＣＶＤ法によシゲート酸化膜３の上に多結晶７リ
コン層４を０．５〜１μｍの厚さに堆積し、多結晶／リ
コン／１４の上にホトレジスト［５ヲｍ布してバターニ
ングし、開口部６を形成する。
コン層４を０．５〜１μｍの厚さに堆積し、多結晶／リ
コン／１４の上にホトレジスト［５ヲｍ布してバターニ
ングし、開口部６を形成する。
次に、第１図ｔｂ＋に示すように、ホトレジスト膜５を
マスクとして多結晶シリコン層４を異方性工、チングし
、ゲート電極７を形成する。次に、ホトレジスト膜５及
びゲート′４極７をマスクとしてホウ素イオンを、７１
０速エネルギー４０〜１５０ｋｅＶ。
マスクとして多結晶シリコン層４を異方性工、チングし
、ゲート電極７を形成する。次に、ホトレジスト膜５及
びゲート′４極７をマスクとしてホウ素イオンを、７１
０速エネルギー４０〜１５０ｋｅＶ。
ドース＠ ｌ Ｑ１５ｃＲ−２でイオン注入し、高濃度
ｐ型不純物注入幀域８を形成する。
ｐ型不純物注入幀域８を形成する。
次に、第１１７（ｃｌに示すように、ゲート酸化膜３に
対するエツチングレートようもゲート電極７に対するエ
ツチングレートの大きいＣＦ、等のフレオン糸ガスを使
用したグラズマエッチングによシ、開口部６のゲート電
極７の側面をエツチングして１７ダーカ、ト部９を形成
する。
対するエツチングレートようもゲート電極７に対するエ
ツチングレートの大きいＣＦ、等のフレオン糸ガスを使
用したグラズマエッチングによシ、開口部６のゲート電
極７の側面をエツチングして１７ダーカ、ト部９を形成
する。
次に、第１図１ｄ）に示すように、ホトレジスト膜５を
除去した後、ホウ素イオンを加速エネルギー４０〜１５
０ｋｅＶ、 ドーズ量ＩＱ”（Ｉ’１ｌ−２でイオン注
入を行ない低譲度ｐ型不純物注入憤域１０を形成する。
除去した後、ホウ素イオンを加速エネルギー４０〜１５
０ｋｅＶ、 ドーズ量ＩＱ”（Ｉ’１ｌ−２でイオン注
入を行ない低譲度ｐ型不純物注入憤域１０を形成する。
次に、第１図ｆｅ）に示すように、側面のみをエッチン
グして、開口ｅ６のｎ−型エビメ千７ヤル層２にｐ十型
ベース饋１ｄｌ ｌ＆びｐ＋型ベース領域１１に隣接し
てｐ−型ベース領域１２を形成する。
グして、開口ｅ６のｎ−型エビメ千７ヤル層２にｐ十型
ベース饋１ｄｌ ｌ＆びｐ＋型ベース領域１１に隣接し
てｐ−型ベース領域１２を形成する。
次に、第１図（ｆ）に示すように、一部をゲート′４極
７に整合させてｐ＋型ベース領域１１及びｐ−型ベース
領域１２の表直に選択的にリンイオンを加速エネルギー
４０〜ｌ ５０ ｋｅ’Ｖ、ドーズ蓋ＩＱ”ｆｆ−２で
イオン注入し、ｎ型のソース漬城１３を形成する。
７に整合させてｐ＋型ベース領域１１及びｐ−型ベース
領域１２の表直に選択的にリンイオンを加速エネルギー
４０〜ｌ ５０ ｋｅ’Ｖ、ドーズ蓋ＩＱ”ｆｆ−２で
イオン注入し、ｎ型のソース漬城１３を形成する。
次に、第１図（ｇ）に示すように、ゲート電極７を含む
表面にＰＳＧ膜１膜上４積して選りぐ的に工。
表面にＰＳＧ膜１膜上４積して選りぐ的に工。
チングし、ゲート電極７の側壁にＰ８Ｕ膜１４を残して
ｐ＋型ベース慎域１１及びｐ−型ベース領域１２の表面
を露出する。次に、全画にＩルく二りム層を堆積してノ
ース電極１５を形成する。次に、ｐ＋型シリコン基板１
０表面にドレインば極１６を設げてＭ型電界効果トフン
ジスタを構成する。
ｐ＋型ベース慎域１１及びｐ−型ベース領域１２の表面
を露出する。次に、全画にＩルく二りム層を堆積してノ
ース電極１５を形成する。次に、ｐ＋型シリコン基板１
０表面にドレインば極１６を設げてＭ型電界効果トフン
ジスタを構成する。
ここで、ゲート力、トオ７を圧Ｖ。！１（ｏｆｆ）
はゲート酸化膜３の厚さが一定でイオン注入の元素およ
びプロセスを同一にすればノース領域１３に隣接するベ
ース領域のピークは度でほぼ決定される。
はゲート酸化膜３の厚さが一定でイオン注入の元素およ
びプロセスを同一にすればノース領域１３に隣接するベ
ース領域のピークは度でほぼ決定される。
ｐ＋型拡散領域１１の横力向への拡散によシゲートカッ
トオフ電圧ｖＧ８（。ｆｆ）に影響を与えないようなベ
ース領域１３を確保するためゲー）？［極７の横力向エ
ツチング幅を制御する。このようにしてソース領域１１
直下のベース抵抗を十分低下させることができるため、
デバイス動作時にかけるこの部分の電圧降下を防止する
ことができ、う。
トオフ電圧ｖＧ８（。ｆｆ）に影響を与えないようなベ
ース領域１３を確保するためゲー）？［極７の横力向エ
ツチング幅を制御する。このようにしてソース領域１１
直下のベース抵抗を十分低下させることができるため、
デバイス動作時にかけるこの部分の電圧降下を防止する
ことができ、う。
チア、グ畔嵐の増大を図ることができるとともにゲート
力、トオ７電圧ｖＧｓ（。ｆｆ）の制御も可能である。
力、トオ７電圧ｖＧｓ（。ｆｆ）の制御も可能である。
！２図は本発明の第２の実施例を説明するための半導体
チ、グのＭ［図でるる。
チ、グのＭ［図でるる。
第２図に示すように、ｐ＋型７リコン基板ｌの上に厚さ
ｌ〜２０μｍ程度のｎ 型ゲート電極１７及びｎ−型エ
ビターＰ７ヤル層２を順次成長させて設けた以外は第１
の実施例と同じ構成を有する。
ｌ〜２０μｍ程度のｎ 型ゲート電極１７及びｎ−型エ
ビターＰ７ヤル層２を順次成長させて設けた以外は第１
の実施例と同じ構成を有する。
ここで、ｐ 型７リコンｉｔｇｍｌの上にｎ＋ 型ゲー
ト電極を設けたことによシル”型’／リコン基＋ｂＬｌ
からの少数千ヤリγの注入効率が低下する。このためソ
ース憤城１３下のベース領域での電圧降下をざらに防ぐ
ことができるため、う、チ１ッグの耐量を同上させるこ
とができる。
ト電極を設けたことによシル”型’／リコン基＋ｂＬｌ
からの少数千ヤリγの注入効率が低下する。このためソ
ース憤城１３下のベース領域での電圧降下をざらに防ぐ
ことができるため、う、チ１ッグの耐量を同上させるこ
とができる。
〔発明の効果）
領域な形成することによシゲート力、トオフ電圧ｖ０８
（。ｆｆ）を制御し、且つう、チア、グ耐童を増力口さ
せる効果がある。
（。ｆｆ）を制御し、且つう、チア、グ耐童を増力口さ
せる効果がある。
第１図（ａ）〜（ｍｌは本発明の第１の実施例を説明す
るための工程順に示した半導体ナラ１の断面図、第２図
は本発明の第２の実施例を説明するためのである。 ｌ・・・・・・ｐ＋型７リコン基愼、２・・・・・・ｎ
−型エピタ千シャル層、３・・・・・・ゲート改化膜、
４・・・・・・多結晶シリコン層、５・・・・・・ホト
レンスト膜、６・・・・・・開口部、７・・・・・・ゲ
ートぽ極、８・・・・・・高濃度ｐ型不純物注入領域、
９・・・・・・ｒ／ダーカ、ト都、ｌＯ・・・・・・低
濃度ｐ型不純物注入領域、１１・・・・・・ｐ＋型ベー
ス領域、１２・・・・・・ｐ−型ベース領域、１３・・
・・・・ソース憐城、１４゛・・・・・・ＰＳＧ膜、１
５・・・・・・ノース電極、１６・・・・・・ドレイン
ぼ極、１７・・・・・・計型エビター？７ヤ＃Ｉｍ、１
８・・・・・・べ−Ｘ領域。
るための工程順に示した半導体ナラ１の断面図、第２図
は本発明の第２の実施例を説明するためのである。 ｌ・・・・・・ｐ＋型７リコン基愼、２・・・・・・ｎ
−型エピタ千シャル層、３・・・・・・ゲート改化膜、
４・・・・・・多結晶シリコン層、５・・・・・・ホト
レンスト膜、６・・・・・・開口部、７・・・・・・ゲ
ートぽ極、８・・・・・・高濃度ｐ型不純物注入領域、
９・・・・・・ｒ／ダーカ、ト都、ｌＯ・・・・・・低
濃度ｐ型不純物注入領域、１１・・・・・・ｐ＋型ベー
ス領域、１２・・・・・・ｐ−型ベース領域、１３・・
・・・・ソース憐城、１４゛・・・・・・ＰＳＧ膜、１
５・・・・・・ノース電極、１６・・・・・・ドレイン
ぼ極、１７・・・・・・計型エビター？７ヤ＃Ｉｍ、１
８・・・・・・べ−Ｘ領域。
Claims (1)
- 【特許請求の範囲】 （Ａ）一導電型の半導体基板上に設けた逆導電型のエピ
タキシャル層の上にゲート絶縁膜を形成し、前記ゲート
絶縁膜の上に選択的にゲート電極を形成する工程、 （Ｂ）前記ゲート電極をマスクとして前記エピタキシャ
ル層の表面に一導電型の高濃度不純物をイオン注入する
工程、 （Ｃ）前記ゲート電極の側面のみをエッチングして前記
ゲート電極の幅を狭くし、再度前記ゲート電極をマスク
として一導電型の低濃度不純物を イオン注入する工程、 （Ｄ）熱処理により前記不純物の押込みを行い前記エピ
タキシャル層の表面に高濃度不純物を有する第１のベー
ス領域及び前記第１のベース領域に隣接する低濃度不純
物を有する第２のベース領域を形成する工程、 （Ｅ）前記ゲート電極に一部を整合させて前記第１及び
第２のベース領域の表面に選択的に逆導電型のソース領
域を形成する工程 を含むことを特徴とする縦型電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169450A JPH0334376A (ja) | 1989-06-29 | 1989-06-29 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169450A JPH0334376A (ja) | 1989-06-29 | 1989-06-29 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334376A true JPH0334376A (ja) | 1991-02-14 |
Family
ID=15886829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169450A Pending JPH0334376A (ja) | 1989-06-29 | 1989-06-29 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405209B1 (ko) * | 2001-05-21 | 2003-11-12 | 삼성전기주식회사 | 편향요크의 소자변형 방지장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066862A (ja) * | 1983-09-22 | 1985-04-17 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JPS6410672A (en) * | 1987-07-03 | 1989-01-13 | Nissan Motor | Vertical mosfet |
-
1989
- 1989-06-29 JP JP1169450A patent/JPH0334376A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS6066862A (ja) * | 1983-09-22 | 1985-04-17 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JPS6410672A (en) * | 1987-07-03 | 1989-01-13 | Nissan Motor | Vertical mosfet |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405209B1 (ko) * | 2001-05-21 | 2003-11-12 | 삼성전기주식회사 | 편향요크의 소자변형 방지장치 |
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