JPH0638578B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0638578B2 JPH0638578B2 JP63195993A JP19599388A JPH0638578B2 JP H0638578 B2 JPH0638578 B2 JP H0638578B2 JP 63195993 A JP63195993 A JP 63195993A JP 19599388 A JP19599388 A JP 19599388A JP H0638578 B2 JPH0638578 B2 JP H0638578B2
- Authority
- JP
- Japan
- Prior art keywords
- npn
- base
- potential
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に電界効果トラ
ンジスタとバイポーラトランジスタとを組み合わせた半
導体集積回路装置に関する。
ンジスタとバイポーラトランジスタとを組み合わせた半
導体集積回路装置に関する。
電界効果トランジスタとバイポーラトランジスタとを組
み合わせた高速化と低消費電力化を図った論理回路とし
ては、例えば第１図に示す様なインバータ回路が知られ
ている（特開昭54−148469号公報参照）。
み合わせた高速化と低消費電力化を図った論理回路とし
ては、例えば第１図に示す様なインバータ回路が知られ
ている（特開昭54−148469号公報参照）。
このインバータ回路はＰチャンネル金属（シリコン酸化
膜電界効果トランジスタ（以下単にPMOSと称す）５０，
Ｎチャンネル金属（シリコン）酸化膜電界効果トランジ
スタ（以下単にＮＭＯＳと称す）５１，ＮＰＮハイポー
ラトランジスタ（以下単にＮＰＮと称す）５３，ＰＮＰ
バイポーラトランジスタ（以下単にＰＮＰと称す）５４
から構成される。この回路に於いては、入力５５が
“０”レベルの時、PMOS50はオンとなりNMOS51はオフと
なる。したがってＮＰＮ５３とＰＮＰ５４のベース電位
が上昇し、ＮＰＮ５３はオンとなりＰＮＰ５４はオフと
なり、出力５６は“１”レベルとなる。入力５５が
“１”レベルの時、PMOS50はオフとなりNMOS51はオンと
なる。したがってNPN53 とＰＮＰ５４のベース電位が低
下し、ＮＰＮ５３はオフとなりＰＮＰ５４はオフとな
り、出力５６は“０”レベルとなる。
膜電界効果トランジスタ（以下単にPMOSと称す）５０，
Ｎチャンネル金属（シリコン）酸化膜電界効果トランジ
スタ（以下単にＮＭＯＳと称す）５１，ＮＰＮハイポー
ラトランジスタ（以下単にＮＰＮと称す）５３，ＰＮＰ
バイポーラトランジスタ（以下単にＰＮＰと称す）５４
から構成される。この回路に於いては、入力５５が
“０”レベルの時、PMOS50はオンとなりNMOS51はオフと
なる。したがってＮＰＮ５３とＰＮＰ５４のベース電位
が上昇し、ＮＰＮ５３はオンとなりＰＮＰ５４はオフと
なり、出力５６は“１”レベルとなる。入力５５が
“１”レベルの時、PMOS50はオフとなりNMOS51はオンと
なる。したがってNPN53 とＰＮＰ５４のベース電位が低
下し、ＮＰＮ５３はオフとなりＰＮＰ５４はオフとな
り、出力５６は“０”レベルとなる。
しかし、バイポーラトランジスタがＮＰＮ５３とＰＮＰ
５４の相補型を用いており、そのスイッチング特性を合
わせるのが困難であり、またPNP ５４を用いているた
め、出力信号５６の立下りが遅くなるという欠点があっ
た。これは、ＰＮＰはＮＰＮよりも、遮断周波数や電流
増幅率等の性能が落ちるためである。
５４の相補型を用いており、そのスイッチング特性を合
わせるのが困難であり、またPNP ５４を用いているた
め、出力信号５６の立下りが遅くなるという欠点があっ
た。これは、ＰＮＰはＮＰＮよりも、遮断周波数や電流
増幅率等の性能が落ちるためである。
また、第２図（ａ）に示すような２入力ＮＯＲゲート回
路も知られている（Ｉ3E,Trans,Electron Devices,vol.
ED−１６，No.１１，ｐｐ．９４５−９５１，Nov，１９
６９）。これは第２図（ｂ）に示すPMOS200，201及びNM
OS202，203よりなるＣ−ＭＯＳトランジスタＮＯＲゲー
ト回路にNPN301，302 を組み合わせたものであるが、こ
の２入力ＮＯＲゲート回路ではNPN301，302 がオフにな
るとき、ベースに蓄積した少数電荷を強制的に抜取る手
段がないため該NPN301，302 がオフに切換わる時間が長
くなる。そのため第１，第２のNPN301，302 がともにオ
ンとなる状態が長く続き、消費電力が増加するだけでな
くスイッチング時間も遅くなる。
路も知られている（Ｉ3E,Trans,Electron Devices,vol.
ED−１６，No.１１，ｐｐ．９４５−９５１，Nov，１９
６９）。これは第２図（ｂ）に示すPMOS200，201及びNM
OS202，203よりなるＣ−ＭＯＳトランジスタＮＯＲゲー
ト回路にNPN301，302 を組み合わせたものであるが、こ
の２入力ＮＯＲゲート回路ではNPN301，302 がオフにな
るとき、ベースに蓄積した少数電荷を強制的に抜取る手
段がないため該NPN301，302 がオフに切換わる時間が長
くなる。そのため第１，第２のNPN301，302 がともにオ
ンとなる状態が長く続き、消費電力が増加するだけでな
くスイッチング時間も遅くなる。
また、IEEE Trans,Electron Devices,vol.ED−１６，N
o.１１，Nov.１９６９，ｐｐ．９４５−９５１のFig.8
には、第１２図に示す様なインバータ回路が記録されて
いる。
o.１１，Nov.１９６９，ｐｐ．９４５−９５１のFig.8
には、第１２図に示す様なインバータ回路が記録されて
いる。
このインバータ回路はＰＭＯＳトランジスタ４０１，Ｎ
ＭＯＳトランジスタ４０２，第１のＮＰＮトランジスタ
５０１，第２のＮＰＮトランジスタ５０２から構成され
る。
ＭＯＳトランジスタ４０２，第１のＮＰＮトランジスタ
５０１，第２のＮＰＮトランジスタ５０２から構成され
る。
このインバータ回路では、第１及び第２のNPN５０１，
５０２がオフになるとき、ベースに蓄積した寄生電荷を
強制的に抜取る手段がないため該ＮＰＮ５０１，５０２
がオフに切換わる時間が長くなる。そのため第１，第２
のNPN501，502 がともにオフとなる状態が長く続き、消
費電力が増加するだけでなくスイッチング時間も遅くな
る。
５０２がオフになるとき、ベースに蓄積した寄生電荷を
強制的に抜取る手段がないため該ＮＰＮ５０１，５０２
がオフに切換わる時間が長くなる。そのため第１，第２
のNPN501，502 がともにオフとなる状態が長く続き、消
費電力が増加するだけでなくスイッチング時間も遅くな
る。
さらに、上記文献のFig.１０には第１３図に示す様なイ
ンバータ回路が記載されている。第１３図のインバータ
回路は、第１２図のインバータ回路に、ＮＭＯＳトラン
ジスタ４０３及びＰＭＯＳトランジスタ４０４を設けた
構成となっいる。NMOS430 は第１のNPN501がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、PMOS404 は第２のNPN502がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、これらによって、第１２図のインバー
タ回路よりは、若干、高速性が得られるが、NMOS403 と
PMOS404 のゲートが共に入力ＩＮに接続されるので入力
容量が大きくなり、回路の高速性が得られないという問
題がある。
ンバータ回路が記載されている。第１３図のインバータ
回路は、第１２図のインバータ回路に、ＮＭＯＳトラン
ジスタ４０３及びＰＭＯＳトランジスタ４０４を設けた
構成となっいる。NMOS430 は第１のNPN501がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、PMOS404 は第２のNPN502がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、これらによって、第１２図のインバー
タ回路よりは、若干、高速性が得られるが、NMOS403 と
PMOS404 のゲートが共に入力ＩＮに接続されるので入力
容量が大きくなり、回路の高速性が得られないという問
題がある。
これらの問題を解決するものとして、本発明者等は先に
特願昭57−119815号として、第３図(ａ)に示すインバー
タ回路、第３図（ｂ）に示す２入力ＮＡＮＤ回路等の論
理回路を提案している。
特願昭57−119815号として、第３図(ａ)に示すインバー
タ回路、第３図（ｂ）に示す２入力ＮＡＮＤ回路等の論
理回路を提案している。
第３図に於いて、ＮＰＮ３１，３２と、ＮＰＮ３１，３
２がオフになるとき、ベースに蓄積した電荷を抜取る手
段としてＮＰＮ３１，３２のベースとエミッタとの間に
設けられる抵抗４１，４２と、相補動作を行うＰＭＯＳ
１及びＮＭＯＳ２とを組み合わせることにより、入力に
応じていずれか一方のＮＰＮが動作する。したがって、
切換時以外には電源電流が流れないというＣＭＯＳの特
徴がそのまま維持される上に、出力はバイポーラトラン
ジスタによって大きく負荷駆動能力が備え、負荷によら
ず高速動作を実現できることが確認されている。
２がオフになるとき、ベースに蓄積した電荷を抜取る手
段としてＮＰＮ３１，３２のベースとエミッタとの間に
設けられる抵抗４１，４２と、相補動作を行うＰＭＯＳ
１及びＮＭＯＳ２とを組み合わせることにより、入力に
応じていずれか一方のＮＰＮが動作する。したがって、
切換時以外には電源電流が流れないというＣＭＯＳの特
徴がそのまま維持される上に、出力はバイポーラトラン
ジスタによって大きく負荷駆動能力が備え、負荷によら
ず高速動作を実現できることが確認されている。
しかしながら、第１図，第２図（ａ），第３図（ａ）の
回路では、出力をプルアップするバイポーラトランジス
タ（ＮＰＮ）のコレクタとこのバイポーラトランジスタ
を駆動するＰＭＯＳのソースが同一電源であるため、以
下のような問題がある。
回路では、出力をプルアップするバイポーラトランジス
タ（ＮＰＮ）のコレクタとこのバイポーラトランジスタ
を駆動するＰＭＯＳのソースが同一電源であるため、以
下のような問題がある。
このようなＢｉ−ＣＭＯＳ回路で容量性負荷を駆動する
場合、その消費電力と遅延時間は出力振幅に比例する。
しかし、出力の高レベルは、（電源電圧−ＶＢＥ）で、
一義的に決まるので、それ以上の低消費電力化と高速化
を図ることは困難である。また、別の目的で出力の高レ
ベルを（電源電圧−ＶＢＥ）よりも高い任意の電圧値に
設定することもできない。
場合、その消費電力と遅延時間は出力振幅に比例する。
しかし、出力の高レベルは、（電源電圧−ＶＢＥ）で、
一義的に決まるので、それ以上の低消費電力化と高速化
を図ることは困難である。また、別の目的で出力の高レ
ベルを（電源電圧−ＶＢＥ）よりも高い任意の電圧値に
設定することもできない。
本発明の目的は、このような問題点を解決し、電界効果
トランジスタとバイポーラトランジスタからなる、高速
で、低消費電力の半導体集積回路装置を提供することに
ある。
トランジスタとバイポーラトランジスタからなる、高速
で、低消費電力の半導体集積回路装置を提供することに
ある。
上記目的を達成するための本発明の特徴は、一方導電型
のコレクタと他方導電型のベースと一方導電型のエミッ
タとを有し、上記コレクタが第１の電源端子に接続さ
れ、上記エミッタが出力端子に接続されているバイポー
ラトランジスタと、上記第１の電源端子の電位とは異な
る電位の第３の電源端子から上記バイポーラトランジス
タの上記ベースへの電流路を形成する少なくとも１つの
他方導電型電界効果トランジスタとから構成され、少な
くとも１つの入力端子に印加される入力信号に応答して
出力負荷を充電するプルアップ手段と、上記入力端子に
印加される入力信号に応答して上記出力端子と第２の電
源端子との間に電流路を形成し、上記出力負荷を放電す
るプルダウン手段とを具備する点にある。
のコレクタと他方導電型のベースと一方導電型のエミッ
タとを有し、上記コレクタが第１の電源端子に接続さ
れ、上記エミッタが出力端子に接続されているバイポー
ラトランジスタと、上記第１の電源端子の電位とは異な
る電位の第３の電源端子から上記バイポーラトランジス
タの上記ベースへの電流路を形成する少なくとも１つの
他方導電型電界効果トランジスタとから構成され、少な
くとも１つの入力端子に印加される入力信号に応答して
出力負荷を充電するプルアップ手段と、上記入力端子に
印加される入力信号に応答して上記出力端子と第２の電
源端子との間に電流路を形成し、上記出力負荷を放電す
るプルダウン手段とを具備する点にある。
バイポーラトランジスタのベース電流は、他方導電型電
界効果トランジスタを通して第３の電源電位から供給さ
れるため、出力端子はこの電圧が決まる電位でクランプ
される。
界効果トランジスタを通して第３の電源電位から供給さ
れるため、出力端子はこの電圧が決まる電位でクランプ
される。
第３の電源電位をより低くすると、出力信号の振幅は小
さくなり、回路としての低消費電力化と高速化を達成で
きる。
さくなり、回路としての低消費電力化と高速化を達成で
きる。
又、第３の電源電位をより高くすると、振幅のより大き
な出力信号を得ることができる。
な出力信号を得ることができる。
（実施例１） 第４図は本発明の第１の実施例となるインバータ回路で
ある。
ある。
第４図に於いて、３１はＮ型コレクタＣ，Ｐ型ベース
Ｂ，Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮバイポーラトランジスタ（以下単に第１のＮＰＮ
と称す）、３２はＮ型コレクタＣ，Ｐ型ベースＢ，Ｎ型
エミッタＥを有し、コレクタＣが出力端子１０１に、エ
ミッタＥが第２の電位Ｖ２に接続される第２のＮＰＮバ
イポーラトランジスタ（以下単に第２のＮＰＮと称
す）、１１はゲートＧが入力端子１００に、ソースＳが
第３の電位Ｖ３に、ドレインＤが第１のＮＰＮ３１のベ
ースＢに接続されるＰＭＯＳ、２１はゲートＧが入力端
子１００に、ドレインＤが直接、配線のみによって第１
のＮＰＮ３１のベースＢに、ソースＳが第２のＮＰＮ３
２のベースＢに接続されるＮＭＯＳである。
Ｂ，Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮバイポーラトランジスタ（以下単に第１のＮＰＮ
と称す）、３２はＮ型コレクタＣ，Ｐ型ベースＢ，Ｎ型
エミッタＥを有し、コレクタＣが出力端子１０１に、エ
ミッタＥが第２の電位Ｖ２に接続される第２のＮＰＮバ
イポーラトランジスタ（以下単に第２のＮＰＮと称
す）、１１はゲートＧが入力端子１００に、ソースＳが
第３の電位Ｖ３に、ドレインＤが第１のＮＰＮ３１のベ
ースＢに接続されるＰＭＯＳ、２１はゲートＧが入力端
子１００に、ドレインＤが直接、配線のみによって第１
のＮＰＮ３１のベースＢに、ソースＳが第２のＮＰＮ３
２のベースＢに接続されるＮＭＯＳである。
第１は本実施例の論理動作を示すものである。
入力１００がLow（“０”）レベルの時、PMOS11がオン
となりNMOS21がオフとなる。したがってPMOS11を通して
供給される電流は、NMOS21で阻止されるので、第１のＮ
ＰＮ３１のベースＢ以外には流れず第１のＮＰＮ３１の
ベース電位が上昇し、第１のＮＰＮ３１はオンとなる。
このとき、NMOS２１がオフとなるので第２のＮＰＮ３２
への電流の供給が止まるので第２のＮＰＮ３２はオフに
なる。
となりNMOS21がオフとなる。したがってPMOS11を通して
供給される電流は、NMOS21で阻止されるので、第１のＮ
ＰＮ３１のベースＢ以外には流れず第１のＮＰＮ３１の
ベース電位が上昇し、第１のＮＰＮ３１はオンとなる。
このとき、NMOS２１がオフとなるので第２のＮＰＮ３２
への電流の供給が止まるので第２のＮＰＮ３２はオフに
なる。
したがって、第１のＮＰＮ３１のエミッタ電流は出力端
子１０１に接続される負荷（図示せず）を充電し出力１
０１は急速にHigh（“１”）レベルとなる。なお、この
とき（“１”）レベルの電位は（Ｖ３−ＶBE）である。
ここで、ＶBEはNPN３１のベース・エミッタ間電圧であ
る。
子１０１に接続される負荷（図示せず）を充電し出力１
０１は急速にHigh（“１”）レベルとなる。なお、この
とき（“１”）レベルの電位は（Ｖ３−ＶBE）である。
ここで、ＶBEはNPN３１のベース・エミッタ間電圧であ
る。
入力１００がHigh（“１”）レベルの時、PMOS１１がオ
フとなりPMOS21がオンとなる。このとき、PMOS11がオフ
となるので第１のＮＰＮ３１への電流の供給が止まると
ともに、第１のＮＰＮ３１のベースＢ及びPMOS11に蓄積
された寄生容量としての蓄積電荷がNMOS21のドレインＤ
に直接抜取られるので、第１のＮＰＮ３１は急速にオフ
になる。また、NMOS21がオンとなり、ドレインＤとソー
スＳとの間が短絡されるので、前述した様に第１のＮＰ
Ｎ３１のベースＢ及びPMOS11に蓄積された蓄積電荷の電
流が供給され第２のＮＰＮ３２は急速にオンとなる。し
たがって、出力１０１は急速にLow（“０”）レベルと
なる。
フとなりPMOS21がオンとなる。このとき、PMOS11がオフ
となるので第１のＮＰＮ３１への電流の供給が止まると
ともに、第１のＮＰＮ３１のベースＢ及びPMOS11に蓄積
された寄生容量としての蓄積電荷がNMOS21のドレインＤ
に直接抜取られるので、第１のＮＰＮ３１は急速にオフ
になる。また、NMOS21がオンとなり、ドレインＤとソー
スＳとの間が短絡されるので、前述した様に第１のＮＰ
Ｎ３１のベースＢ及びPMOS11に蓄積された蓄積電荷の電
流が供給され第２のＮＰＮ３２は急速にオンとなる。し
たがって、出力１０１は急速にLow（“０”）レベルと
なる。
本実施例に於いては、PMOS11のドレインＤとNMOS21のド
レインＤとが、配線のみによって直接に接続されている
ので、PMOS11がオンしたとき、電流が総て第１のＮＰＮ
３１のベースＢに流れるので、第１のＮＰＮ３１が急速
にオンする。また、第１のＮＰＮ３１のベースＢ及びPM
OS11に蓄積された蓄積電荷が直接、NMOS21を介して、第
２のＮＰＮ３２のベースＢに抜取られるので、高速化が
図れ、第１のＮＰＮ３１及び第２のＮＰＮ３２が同時に
オンしている時間が従来に比して短くなり、第１及び第
３の電位Ｖ１，Ｖ３と第２の電位Ｖ２との間に導電バス
が生じることがなくなり、消費電力が小さくなる。
レインＤとが、配線のみによって直接に接続されている
ので、PMOS11がオンしたとき、電流が総て第１のＮＰＮ
３１のベースＢに流れるので、第１のＮＰＮ３１が急速
にオンする。また、第１のＮＰＮ３１のベースＢ及びPM
OS11に蓄積された蓄積電荷が直接、NMOS21を介して、第
２のＮＰＮ３２のベースＢに抜取られるので、高速化が
図れ、第１のＮＰＮ３１及び第２のＮＰＮ３２が同時に
オンしている時間が従来に比して短くなり、第１及び第
３の電位Ｖ１，Ｖ３と第２の電位Ｖ２との間に導電バス
が生じることがなくなり、消費電力が小さくなる。
（実施例２） 第５図は本発明の第２の実施例となるインバータ回路で
あり、第４図と同一符号は同一物及び相当物を示す。
あり、第４図と同一符号は同一物及び相当物を示す。
本実施例に於いては、第４図の第１の実施例と異なる点
は、出力端子１０１と第１のＮＰＮ３１のベースＢとの
間に、第１のＮＰＮ３１のＰ型ベースＢとＮ型エミッタ
Ｅとによって形成されるＰＮ接合の整流方向とは逆の整
流方向を有する一方向性素子であるところのダイオード
５が設けられることである。
は、出力端子１０１と第１のＮＰＮ３１のベースＢとの
間に、第１のＮＰＮ３１のＰ型ベースＢとＮ型エミッタ
Ｅとによって形成されるＰＮ接合の整流方向とは逆の整
流方向を有する一方向性素子であるところのダイオード
５が設けられることである。
更に、第２のＮＰＮ３２のベースＢと第４の電位Ｖ４と
なる接地電位ＧＮＤとの間に、第２のＮＰＮ３２のベー
スＢに蓄積された蓄積電荷を抜き取る抵抗４が設けられ
る。
なる接地電位ＧＮＤとの間に、第２のＮＰＮ３２のベー
スＢに蓄積された蓄積電荷を抜き取る抵抗４が設けられ
る。
尚、第５図に於いて、第１の電圧Ｖ１は電源電位ＶＣＣ
１に保持し、第３の電位Ｖ３は電源電位ＶＣＣ２に保持
し、第２の電位Ｖ２と第４の電位Ｖ４は接地電位ＧＮＤ
に保持した例を示している。
１に保持し、第３の電位Ｖ３は電源電位ＶＣＣ２に保持
し、第２の電位Ｖ２と第４の電位Ｖ４は接地電位ＧＮＤ
に保持した例を示している。
本実施例では、第１のＮＰＮ３１のベース電流はPMOS11
の第３の電源電位ＶＣＣ２から供給されるため、出力端
子１０１はこの電圧とＮＰＮのベース・エミッタ間電位
で決まる電位でクランプされるが、この状態で第１のＮ
ＰＮ３１には電流は流れず、本実施例に於いてもＣＭＯ
Ｓと同様切換時以外には電力は消費しない。
の第３の電源電位ＶＣＣ２から供給されるため、出力端
子１０１はこの電圧とＮＰＮのベース・エミッタ間電位
で決まる電位でクランプされるが、この状態で第１のＮ
ＰＮ３１には電流は流れず、本実施例に於いてもＣＭＯ
Ｓと同様切換時以外には電力は消費しない。
本実施例の論理動作は表１に示す第１の実施例と同じで
ある。
ある。
第６図に本実施例の動作波形を示す。
入力がLow からHighに変化した場合、PMOS11がオンから
オフへ、NMOS21がオフからオンに移るため、両者が結ぶ
ａ点の電位が下がり始めると同時に、NMOS21側の第２の
ＮＰＮ３２のベースＢには、NMOS21を通して第１のＮＰ
Ｎ３１のベースＢ、PMOS11の寄生容量となる蓄積電荷の
電流及び、ダイオード５を介して出力端子１０１からの
電流が供給され始める。したがって、第２のＮＰＮ３２
にコレクタ電流ｉ２が流れ、出力端子１０１に接続され
る負荷（図示せず）の容量が放電されて出力電圧が下が
り始める。この時、前述した如く、PMOS11及びこれと同
じ側の第１のＮＰＮ３１の寄生容量となる蓄積電荷はNM
OS21を通って放電され、PMOS21側の第１のＮＰＮ３１の
ベースＢには流れない。したがって、この時に第１の電
位Ｖ1(＝ＶＣＣ１)及び第３の電位Ｖ3(＝ＶＣＣ２)から
第２の電位Ｖ２及び第４の電位Ｖ4(＝ＧＮＤ)へ流れ、
第１及び第２のＮＰＮ３１，３２を貫通する電流（ｉ１
＋ｉ２）は極めて少ない。
オフへ、NMOS21がオフからオンに移るため、両者が結ぶ
ａ点の電位が下がり始めると同時に、NMOS21側の第２の
ＮＰＮ３２のベースＢには、NMOS21を通して第１のＮＰ
Ｎ３１のベースＢ、PMOS11の寄生容量となる蓄積電荷の
電流及び、ダイオード５を介して出力端子１０１からの
電流が供給され始める。したがって、第２のＮＰＮ３２
にコレクタ電流ｉ２が流れ、出力端子１０１に接続され
る負荷（図示せず）の容量が放電されて出力電圧が下が
り始める。この時、前述した如く、PMOS11及びこれと同
じ側の第１のＮＰＮ３１の寄生容量となる蓄積電荷はNM
OS21を通って放電され、PMOS21側の第１のＮＰＮ３１の
ベースＢには流れない。したがって、この時に第１の電
位Ｖ1(＝ＶＣＣ１)及び第３の電位Ｖ3(＝ＶＣＣ２)から
第２の電位Ｖ２及び第４の電位Ｖ4(＝ＧＮＤ)へ流れ、
第１及び第２のＮＰＮ３１，３２を貫通する電流（ｉ１
＋ｉ２）は極めて少ない。
一方、入力がHighからLow に変化する際には、PMOS11が
オフからオンし、NMOS21がオンからオフに移るため、ａ
点の電位が上がり始めると同時に、PMOS11の第１のＮＰ
Ｎ３１のベースＢに第３の電位Ｖ3(＝ＶＣＣ２)からPMO
S11を通して電流が供給され始める。したがって、第１
のＮＰＮ３１にコレクタ電流ｉ１が流れ、出力電圧が
上がり始めるが、PMOS11を通して供給される電流はダイ
オード５、及びオフしつつあるNMOS21で阻止され、第１
のＮＰＮ３１のベースＢ以外には殆ど流れず、第１のＮ
ＰＮ３１が有効に駆動される。この時、NMOS21及び第２
のＮＰＮ３２の寄生容量となる蓄積電荷は抵抗４によっ
て抜き取られ、放電されるが、第２のＮＰＮ３２のベー
スＢのＧＮＤに対する電位の変化は極めて少ない。この
ため、寄生容量の影響は少なく、第１の電位Ｖ1(＝ＶＣ
Ｃ１)及び第３の電位Ｖ3(＝ＶＣＣ２)から第２の電位Ｖ
２及び第４の電位Ｖ4(＝ＧＮＤ)へ流れ、第１及び第２
のＮＰＮ３１，３２を貫通する電流ｉ１＋ｉ２も小さく
抑えることができる。以上のようにして、第５図の回路
では、切換時に２つのNPN３１，３２を貫通する第１の
電位（＝電源電位ＶＣＣ１）及び第３の電位（＝電源電
位ＶＣＣ２）から第２及び第４の電位（＝接地電位）へ
の電流ｉ１＋ｉ２をほとくど無くして、消費電力が減少
できると共に、第１のＮＰＮ３１のベースを有効に駆動
して、高速動作を実現することができる。
オフからオンし、NMOS21がオンからオフに移るため、ａ
点の電位が上がり始めると同時に、PMOS11の第１のＮＰ
Ｎ３１のベースＢに第３の電位Ｖ3(＝ＶＣＣ２)からPMO
S11を通して電流が供給され始める。したがって、第１
のＮＰＮ３１にコレクタ電流ｉ１が流れ、出力電圧が
上がり始めるが、PMOS11を通して供給される電流はダイ
オード５、及びオフしつつあるNMOS21で阻止され、第１
のＮＰＮ３１のベースＢ以外には殆ど流れず、第１のＮ
ＰＮ３１が有効に駆動される。この時、NMOS21及び第２
のＮＰＮ３２の寄生容量となる蓄積電荷は抵抗４によっ
て抜き取られ、放電されるが、第２のＮＰＮ３２のベー
スＢのＧＮＤに対する電位の変化は極めて少ない。この
ため、寄生容量の影響は少なく、第１の電位Ｖ1(＝ＶＣ
Ｃ１)及び第３の電位Ｖ3(＝ＶＣＣ２)から第２の電位Ｖ
２及び第４の電位Ｖ4(＝ＧＮＤ)へ流れ、第１及び第２
のＮＰＮ３１，３２を貫通する電流ｉ１＋ｉ２も小さく
抑えることができる。以上のようにして、第５図の回路
では、切換時に２つのNPN３１，３２を貫通する第１の
電位（＝電源電位ＶＣＣ１）及び第３の電位（＝電源電
位ＶＣＣ２）から第２及び第４の電位（＝接地電位）へ
の電流ｉ１＋ｉ２をほとくど無くして、消費電力が減少
できると共に、第１のＮＰＮ３１のベースを有効に駆動
して、高速動作を実現することができる。
更に、本実施例に於いては、ダイオード５を設けている
ことによって、入力電圧がLow からHigh即ち、出力電
圧ＡがHighからLow へ変化する際に、第２のＮＰＮ３２
のベースＢにオンとなるNMOS21を介して電流を供給する
ことができるので、出力端子１０１に接続される負荷
（図示せず）が大きい場合、第４図の第１の実施例に比
して、第２のＮＰＮ３２が高速かつ安定にオフからオン
となり、更に高速化及び低消費電力化が図れる。
ことによって、入力電圧がLow からHigh即ち、出力電
圧ＡがHighからLow へ変化する際に、第２のＮＰＮ３２
のベースＢにオンとなるNMOS21を介して電流を供給する
ことができるので、出力端子１０１に接続される負荷
（図示せず）が大きい場合、第４図の第１の実施例に比
して、第２のＮＰＮ３２が高速かつ安定にオフからオン
となり、更に高速化及び低消費電力化が図れる。
また、抵抗４を設けることによって、第２のＮＰＮ３２
がより高速にオンからオフとなり、更に高速化及び低消
費電力化が図れる。
がより高速にオンからオフとなり、更に高速化及び低消
費電力化が図れる。
第７図は、第５図に示されるインバータ回路を半導体基
体に集積化した場合の概略断面図であり、図面の対応す
る位置の下段にトランジスタや抵抗などの回路要素のシ
ンボル図が付記されている。Ｐ型シリコンよりなる半導
体基板７０上に熱拡散によりＮ＋型埋込層７１が形成さ
れる。その後、例えばエピタキシャル成長法によってＮ
型半導体層７２が形成される。次いで、主表面７３側よ
り熱拡散によりＰ型基板材料７０に達する深さのＰ型拡
散が行われ、素子間の分離領域７４が形成される。PMOS
11のソースＳ，ドレインＤ領域はＰ＋型材料の注入によ
り形成され、それらの間に薄い酸化膜を有したゲート電
極７５を有する。ゲート電極７５の材料としては通常ポ
リシリコンが用いられる。なお、PMOS11のサブストレー
トであるＮ型半導体層７２は最高電位の電源ＶＣＣに接
続される。NMOS21のソースＳ，ドレインＤ領域はＮ型半
導体層７２に熱拡散で形成されたＰ型ウエル領域７６に
Ｎ＋型材料の注入により形成され、それらの間に薄い酸
化膜を有したゲート電極７７を有する。なお、NMOS21の
サブストレートであるＰ型ウエル領域７６は最低電位の
接地電位ＧＮＤに接続される。
体に集積化した場合の概略断面図であり、図面の対応す
る位置の下段にトランジスタや抵抗などの回路要素のシ
ンボル図が付記されている。Ｐ型シリコンよりなる半導
体基板７０上に熱拡散によりＮ＋型埋込層７１が形成さ
れる。その後、例えばエピタキシャル成長法によってＮ
型半導体層７２が形成される。次いで、主表面７３側よ
り熱拡散によりＰ型基板材料７０に達する深さのＰ型拡
散が行われ、素子間の分離領域７４が形成される。PMOS
11のソースＳ，ドレインＤ領域はＰ＋型材料の注入によ
り形成され、それらの間に薄い酸化膜を有したゲート電
極７５を有する。ゲート電極７５の材料としては通常ポ
リシリコンが用いられる。なお、PMOS11のサブストレー
トであるＮ型半導体層７２は最高電位の電源ＶＣＣに接
続される。NMOS21のソースＳ，ドレインＤ領域はＮ型半
導体層７２に熱拡散で形成されたＰ型ウエル領域７６に
Ｎ＋型材料の注入により形成され、それらの間に薄い酸
化膜を有したゲート電極７７を有する。なお、NMOS21の
サブストレートであるＰ型ウエル領域７６は最低電位の
接地電位ＧＮＤに接続される。
第１のＮＰＮ３１はＮ型半導体層７２の中に熱拡散によ
りＰ型ベース領域７８が形成され、さらにＰ型ベース領
域７８に熱拡散又は注入によりＮ＋型エミッタ領域７９
が形成される。Ｎ型半導体層７２はコレクタ領域であ
り、Ｎ＋高不純物濃度層８０によるオーミッタコンタク
トを経てＡｌ等の配線によって電源電位ＶＣＣに接続さ
れる。同様に第２のＮＰＮ３２のＰ型ベース領域８１，
Ｎ型エミッタ領域８２が形成され、Ｎ型コレクタ領域７
２はＮ＋高不純物濃度層８３によるオーミックコンタク
トを経て配線によって第１のＮＰＮ３１のエミッタＥに
接続される。
りＰ型ベース領域７８が形成され、さらにＰ型ベース領
域７８に熱拡散又は注入によりＮ＋型エミッタ領域７９
が形成される。Ｎ型半導体層７２はコレクタ領域であ
り、Ｎ＋高不純物濃度層８０によるオーミッタコンタク
トを経てＡｌ等の配線によって電源電位ＶＣＣに接続さ
れる。同様に第２のＮＰＮ３２のＰ型ベース領域８１，
Ｎ型エミッタ領域８２が形成され、Ｎ型コレクタ領域７
２はＮ＋高不純物濃度層８３によるオーミックコンタク
トを経て配線によって第１のＮＰＮ３１のエミッタＥに
接続される。
ダイオード５は第１及び第２のＮＰＮ３１，３２と同じ
工程で、コレクタ，ベース，エミッタ領域が形成され、
コレクタとベースを短絡してダイオードのアノードと
し、エミッタをカソードして作用させる。
工程で、コレクタ，ベース，エミッタ領域が形成され、
コレクタとベースを短絡してダイオードのアノードと
し、エミッタをカソードして作用させる。
抵抗４はPMOS11，NMOS21と同じ島領域のＮ型半導体層７
２上にＰ型材料の拡散層８７により形成され、面積抵抗
率は通常５０〜３００Ω／□である。
２上にＰ型材料の拡散層８７により形成され、面積抵抗
率は通常５０〜３００Ω／□である。
配線は各回路要素間を直接、接続させるものであり、通
常アルミニウム等が用いられ、その面積抵抗率は０．０
５〜０．１Ω／□であり、抵抗４に比して十分小さい抵
抗値である。
常アルミニウム等が用いられ、その面積抵抗率は０．０
５〜０．１Ω／□であり、抵抗４に比して十分小さい抵
抗値である。
尚、第１の実施例及び第２の実施例に於いては、２つの
バイポーラトランジスタは同一導電型のＮＰＮのみを使
用するので、スイッチング特性を一致させ易い。
バイポーラトランジスタは同一導電型のＮＰＮのみを使
用するので、スイッチング特性を一致させ易い。
また、遮断周波数や電流増幅率が低いＰＮＰトランジス
タを使用していないので、出力信号の立下りが遅くなる
ことはなくなり、高速動作可能である。
タを使用していないので、出力信号の立下りが遅くなる
ことはなくなり、高速動作可能である。
以上述べた様に本実施例によれば、バイポーラトランジ
スタとＭＯＳトランジスタ各々の特徴を活した論理回路
を実現でき、低消費電力性と高速性を併せて実現するこ
とができる。第１０図，第１１図は本実施例によって得
られる特性を同じＳＭＯＳ又はバイポーラのトランジス
タで構成したＣＭＯＳ論理回路、及びＥＣＬ論理回路と
比較して示したものである。第１０図は負荷容量と遅延
時間との関係を示したもので、本実施例による回路はＣ
ＭＯＳを大幅に上回り、現在公表されている回路の中で
最も高速のＥＣＬと同程度の高速性を持つ。一方、第１
１図は遅延時間と消費電力との関係を示すもので、本実
施例による回路の消費電力は同程度の速度特性を持つＥ
ＣＬより極めて小さく、ＣＭＯＳに近い大きさである。
スタとＭＯＳトランジスタ各々の特徴を活した論理回路
を実現でき、低消費電力性と高速性を併せて実現するこ
とができる。第１０図，第１１図は本実施例によって得
られる特性を同じＳＭＯＳ又はバイポーラのトランジス
タで構成したＣＭＯＳ論理回路、及びＥＣＬ論理回路と
比較して示したものである。第１０図は負荷容量と遅延
時間との関係を示したもので、本実施例による回路はＣ
ＭＯＳを大幅に上回り、現在公表されている回路の中で
最も高速のＥＣＬと同程度の高速性を持つ。一方、第１
１図は遅延時間と消費電力との関係を示すもので、本実
施例による回路の消費電力は同程度の速度特性を持つＥ
ＣＬより極めて小さく、ＣＭＯＳに近い大きさである。
また、本発明者等が本実施例と、本発明者等が先に提案
した第３図（ａ）の論理回路との遅延時間（回路の高速
性を示す）と、消費電力とを実験的に比較したところ、
本実施例に比べて、第３図（ａ）の論理回路で抵抗４１
が４ＫΩの場合、遅延時間は約１．２倍、消費電力は約
２．１倍であり、また抵抗４１が８ＫΩの場合、遅延時
間は約１．２倍、消費電力は約２．８倍となり、本実施
例の方が、第３図（ａ）に示す論理回路より、高速かつ
低消費電力であることを確認している。
した第３図（ａ）の論理回路との遅延時間（回路の高速
性を示す）と、消費電力とを実験的に比較したところ、
本実施例に比べて、第３図（ａ）の論理回路で抵抗４１
が４ＫΩの場合、遅延時間は約１．２倍、消費電力は約
２．１倍であり、また抵抗４１が８ＫΩの場合、遅延時
間は約１．２倍、消費電力は約２．８倍となり、本実施
例の方が、第３図（ａ）に示す論理回路より、高速かつ
低消費電力であることを確認している。
（実施例３） 第８図は本発明の第３の実施例となる２入力ＮＡＮＤ回
路であり、第４図と同一符号は同一物及び相当物を示
す。
路であり、第４図と同一符号は同一物及び相当物を示
す。
第８図に於いて、３１はＮ型コレクタＣ，Ｐ型ベース
Ｂ，Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮ、３２はＮ型コレクタＣ，Ｐ型ベースＢ，Ｎ型エ
ミッタＥを有し、コレクタＣが出力端子１０１に、エミ
ッタＥが第２の電位Ｖ２に接続される第２のＮＰＮ、１
００は入力信号Ａ1,Ａ2が入力される入力端子、１１及
び１２は各ゲートＧがそれぞれ異なる入力端子100 に、
各ソースＳ及び各ドレインＤが第３の電位Ｖ３と第１の
ＮＰＮ３１のベースＢとの間に並列にそれぞれ接続され
るＰＭＯＳ、２１及び２２は各ゲートＢがそれぞれ異な
る入力端子１００に、各ドレインＤ及び各ソースＳが第
１のＮＰＮ３１のベースＢと第２のＮＰＮ３２のベース
Ｂとに直接、配線によって接続されるＮＭＯＳである。
Ｂ，Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮ、３２はＮ型コレクタＣ，Ｐ型ベースＢ，Ｎ型エ
ミッタＥを有し、コレクタＣが出力端子１０１に、エミ
ッタＥが第２の電位Ｖ２に接続される第２のＮＰＮ、１
００は入力信号Ａ1,Ａ2が入力される入力端子、１１及
び１２は各ゲートＧがそれぞれ異なる入力端子100 に、
各ソースＳ及び各ドレインＤが第３の電位Ｖ３と第１の
ＮＰＮ３１のベースＢとの間に並列にそれぞれ接続され
るＰＭＯＳ、２１及び２２は各ゲートＢがそれぞれ異な
る入力端子１００に、各ドレインＤ及び各ソースＳが第
１のＮＰＮ３１のベースＢと第２のＮＰＮ３２のベース
Ｂとに直接、配線によって接続されるＮＭＯＳである。
表２は本実施例の論理動作を示すものである。
まず、入力１００のどちらかがLow（“０”）レベルの
時、PMOS11，12のどちらかがオンとなり、NMOS21，22の
どちらかがオフとなる。したがってPMOS11，12のうちの
オンした方を通して流れる電流は、NMOS21，22のうちの
オフした方で阻止されるので、第１のＮＰＮ３１がベー
スＢ以外には殆んど流れず、第１のＮＰＮ３１のベース
電位が上昇し、第１のＮＰＮ３１はオンとなる。このと
き、NMOS21，22のうちどちらかがオフとなるので第２の
ＮＰＮ３２への電流の供給が止まるので第２のＮＰＮ３
２はオフになる。
時、PMOS11，12のどちらかがオンとなり、NMOS21，22の
どちらかがオフとなる。したがってPMOS11，12のうちの
オンした方を通して流れる電流は、NMOS21，22のうちの
オフした方で阻止されるので、第１のＮＰＮ３１がベー
スＢ以外には殆んど流れず、第１のＮＰＮ３１のベース
電位が上昇し、第１のＮＰＮ３１はオンとなる。このと
き、NMOS21，22のうちどちらかがオフとなるので第２の
ＮＰＮ３２への電流の供給が止まるので第２のＮＰＮ３
２はオフになる。
したがって、第１のＮＰＮ２６のエミッタ電流は出力端
子１０１に接続される負荷（図示せず）を充電し出力１
０１は急速にHigh（“１”）レベルとなる。
子１０１に接続される負荷（図示せず）を充電し出力１
０１は急速にHigh（“１”）レベルとなる。
入力１００の両方がLow（“０”）レベルの時、PMOS1
1，12の両方がオンとなり、NMOS21，22の両方がオフと
なる。したがって動作は上記と同じで出力１０１はHigh
（“１”）レベルとなる。なお、このときの（“１”）
レベルの電位は(Ｖ3−ＶBE)である。
1，12の両方がオンとなり、NMOS21，22の両方がオフと
なる。したがって動作は上記と同じで出力１０１はHigh
（“１”）レベルとなる。なお、このときの（“１”）
レベルの電位は(Ｖ3−ＶBE)である。
一方入力１００の両方がHigh（“１”）レベルのとき、
PMOS11，12の両方がオフとなり、NMOS21,２２の両方が
オンとなる。このとき、PMOS11，12が共にオフとなるの
で第１のＮＰＮ３１への電流の供給が止まるとともに、
第１のＮＰＮ３１のベースＢがPMOS11，12に蓄積された
寄生容量となる蓄積電荷がNMOS21，22を介して第２のＮ
ＰＮ３２のベースＢに抜き取られるので、第１のNPN31
は急速にオフになる。また、NMOS21，22がオンとなり、
ドレインＤとソースＳとの間が短縮されるので、第２の
ＮＰＮ３２のベースＢに前述した様な第１のＮＰＮ３１
のベースＢ及びPMOS11，12に蓄積された蓄積電荷の電流
が供給され第２のNPN ３２は急速にオンとなる。したが
って、出力101 は急速にLow（“０”）レベルとなる。
PMOS11，12の両方がオフとなり、NMOS21,２２の両方が
オンとなる。このとき、PMOS11，12が共にオフとなるの
で第１のＮＰＮ３１への電流の供給が止まるとともに、
第１のＮＰＮ３１のベースＢがPMOS11，12に蓄積された
寄生容量となる蓄積電荷がNMOS21，22を介して第２のＮ
ＰＮ３２のベースＢに抜き取られるので、第１のNPN31
は急速にオフになる。また、NMOS21，22がオンとなり、
ドレインＤとソースＳとの間が短縮されるので、第２の
ＮＰＮ３２のベースＢに前述した様な第１のＮＰＮ３１
のベースＢ及びPMOS11，12に蓄積された蓄積電荷の電流
が供給され第２のNPN ３２は急速にオンとなる。したが
って、出力101 は急速にLow（“０”）レベルとなる。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。
できる。
尚、本実施例では２入力ＮＡＮＤ回路を例にとって説明
したが、３入力ＮＡＮＤ回路，４入力ＮＡＮＤ回路等の
一般のｋ入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用
できる。
したが、３入力ＮＡＮＤ回路，４入力ＮＡＮＤ回路等の
一般のｋ入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用
できる。
（実施例４） 第９図は本発明の第４の実施例となる２入力ＮＯＲ回路
であり、第４図及び第８図と同一符号は同一物及び相当
物を示す。
であり、第４図及び第８図と同一符号は同一物及び相当
物を示す。
第９図に於いて、３１はＮ型コレクタＣ，Ｐ型ベース
Ｂ，Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮ、３２はＮ型コレクタＣ，Ｐ型ベースＢ，Ｎ型エ
ミッタＥを有し、コレクタＣが出力端子１０１に、エミ
ッタＥが第２の電位Ｖ２に接続される第２のＮＰＮ、１
００は入力信号Ａ1,Ａ2が入力される入力端子、１１及
び１２は各ゲートＧがそれぞれ異なる入力端子100 に、
各ソース３及び各ドレインＤが第３の電位Ｖ３と第１の
ＮＰＮ３１のベースＢとに直接、配線によって直列にそ
れぞれ接続されるＰＭＯＳ、２１及び２２はゲートＧが
それぞれ異なる入力端子１００に、各ドレインＤ及び各
ソースＳが第１のＮＰＮ３１のベースＢと第２のＮＰＮ
３２のベースＢとに並列にそれぞれ接続されるＮＭＯＳ
である。
Ｂ，Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮ、３２はＮ型コレクタＣ，Ｐ型ベースＢ，Ｎ型エ
ミッタＥを有し、コレクタＣが出力端子１０１に、エミ
ッタＥが第２の電位Ｖ２に接続される第２のＮＰＮ、１
００は入力信号Ａ1,Ａ2が入力される入力端子、１１及
び１２は各ゲートＧがそれぞれ異なる入力端子100 に、
各ソース３及び各ドレインＤが第３の電位Ｖ３と第１の
ＮＰＮ３１のベースＢとに直接、配線によって直列にそ
れぞれ接続されるＰＭＯＳ、２１及び２２はゲートＧが
それぞれ異なる入力端子１００に、各ドレインＤ及び各
ソースＳが第１のＮＰＮ３１のベースＢと第２のＮＰＮ
３２のベースＢとに並列にそれぞれ接続されるＮＭＯＳ
である。
表３は本実施例の論理動作を示すものである。
まず、入力１００の両方がLow（“０”）レベルの時、P
MOS11，12の両方がオンとなり、NMOS21，２２の両方が
オフとなる。したがってPMOS11，12を通して流れる電流
は、NMOS21，22で阻止されるので、第１のＮＰＮ３１の
ベースＢ以外には殆んど流れず、第１のＮＰＮ３１のベ
ース電位が上昇し、第１のＮＰＮ３１はオンとなる。こ
のとき、NMOS21，22が共にオフとなるので第２のNPN32
への電流の供給が止まるので、第２のＮＰＮ３２はオフ
になる。
MOS11，12の両方がオンとなり、NMOS21，２２の両方が
オフとなる。したがってPMOS11，12を通して流れる電流
は、NMOS21，22で阻止されるので、第１のＮＰＮ３１の
ベースＢ以外には殆んど流れず、第１のＮＰＮ３１のベ
ース電位が上昇し、第１のＮＰＮ３１はオンとなる。こ
のとき、NMOS21，22が共にオフとなるので第２のNPN32
への電流の供給が止まるので、第２のＮＰＮ３２はオフ
になる。
したがって、第１のＮＰＮ３７のエミッタ電流は出力端
子１０１に接続される負荷（図示せず）を充電し出力３
９は急速にHigh（“１”）レベルとなる。なお、このと
き（“１”）レベルの電位は(Ｖ3−ＶBE)である。
子１０１に接続される負荷（図示せず）を充電し出力３
９は急速にHigh（“１”）レベルとなる。なお、このと
き（“１”）レベルの電位は(Ｖ3−ＶBE)である。
入力１００のどちらかがHigh（“１”）レベルのとき、
PMOS11，12のどちらかがオフとなり、NMOS21，22のどち
らかがオンとなる。このとき、PMOS11，12のどちらかが
オフとなるので第１のＮＰＮ３１への電流の供給が止ま
るとともに、第１のＮＰＮ３１のベースＢ及びPMOS11，
12のうちどちらかに蓄積された寄生容量となる蓄積電荷
がNMOS21，22のうちのオンしている方を介して第２のＮ
ＰＮ３２のベースＢに抜き取られるので、第１のＮＰＮ
３１は急速にオフになる。また、NMOS２１，２２のうち
どちらかがオンとなり、ドレインＤのソースＳとの間が
短絡されるので、第２のＮＰＮ３２のベースＢには前述
した様な第１のＮＰＮ３１のベースＢ及びPMOS30，31の
うちどちらかに蓄積された蓄積電荷の電流が供給され、
第２のＮＰＮ３２は急速にオンとなる。したがって、出
力１０１は急速にLow（“０”）レベルとなる。
PMOS11，12のどちらかがオフとなり、NMOS21，22のどち
らかがオンとなる。このとき、PMOS11，12のどちらかが
オフとなるので第１のＮＰＮ３１への電流の供給が止ま
るとともに、第１のＮＰＮ３１のベースＢ及びPMOS11，
12のうちどちらかに蓄積された寄生容量となる蓄積電荷
がNMOS21，22のうちのオンしている方を介して第２のＮ
ＰＮ３２のベースＢに抜き取られるので、第１のＮＰＮ
３１は急速にオフになる。また、NMOS２１，２２のうち
どちらかがオンとなり、ドレインＤのソースＳとの間が
短絡されるので、第２のＮＰＮ３２のベースＢには前述
した様な第１のＮＰＮ３１のベースＢ及びPMOS30，31の
うちどちらかに蓄積された蓄積電荷の電流が供給され、
第２のＮＰＮ３２は急速にオンとなる。したがって、出
力１０１は急速にLow（“０”）レベルとなる。
入力１００の両方がHigh（“１”）レベルの時、PMOS1
1，12の両方がオフとなり、NMOS21，22の両方がオンと
なる。したがって動作は上記と同様で出力１０１はLow
（“０”）レベルとなる。
1，12の両方がオフとなり、NMOS21，22の両方がオンと
なる。したがって動作は上記と同様で出力１０１はLow
（“０”）レベルとなる。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。
できる。
第３図（ａ）の従来例ではＰＭＯＳ１がオンのとき第１
のＮＰＮ３１にベース電流を供給するが、このときＰＭ
ＯＳ１を流れる電流の一部が抵抗４１に分流されるた
め、第１のＮＰＮ３１へのベース電流が低下し、第１の
ＮＰＮ３１の駆動能力が低下する。とくに、ＰＭＯＳ１
がＮ値直列接続されるＮＯＲ回路構成のとき、ＰＭＯＳ
を流れる電流が１／Ｎに低下するため第１のＮＰＮ３１
の駆動能力の低下が顕著に現われる。本実施例によれば
抵抗４１による分流路がないためＰＭＯＳを流れる電流
はすべて第１のＮＰＮ３１のベース電流として供給され
るので多入力ＮＯＲ回路においても第１のＮＰＮ３１の
駆動能力の低下を最小に抑えることができる。
のＮＰＮ３１にベース電流を供給するが、このときＰＭ
ＯＳ１を流れる電流の一部が抵抗４１に分流されるた
め、第１のＮＰＮ３１へのベース電流が低下し、第１の
ＮＰＮ３１の駆動能力が低下する。とくに、ＰＭＯＳ１
がＮ値直列接続されるＮＯＲ回路構成のとき、ＰＭＯＳ
を流れる電流が１／Ｎに低下するため第１のＮＰＮ３１
の駆動能力の低下が顕著に現われる。本実施例によれば
抵抗４１による分流路がないためＰＭＯＳを流れる電流
はすべて第１のＮＰＮ３１のベース電流として供給され
るので多入力ＮＯＲ回路においても第１のＮＰＮ３１の
駆動能力の低下を最小に抑えることができる。
第９図に示す第４の実施例では２入力ＮＯＲ回路を例に
とって説明したが、３入力ＮＯＲ回路，４入力ＮＯＲ回
路等の一般のｋ入力ＮＯＲ回路（ｋ≧２）に、本発明は
適用できる。
とって説明したが、３入力ＮＯＲ回路，４入力ＮＯＲ回
路等の一般のｋ入力ＮＯＲ回路（ｋ≧２）に、本発明は
適用できる。
以上本発明の実施例に基づいて詳細に説明してきたが、
本発明の思想の範囲内で更に種々の変形例が考えられ
る。
本発明の思想の範囲内で更に種々の変形例が考えられ
る。
例えば、本発明の実施例に於いては、論理回路として
は、インバータ回路,ＮＡＮＤ回路,ＮＯＲ回路のみを用
いて説明したが、これらの回路の前段に例えばＣＭＯＳ
トランジスタによる論理ゲート回路を組み合わせて接続
すれば、ＡＮＤ回路，ＯＲ回路等の他の論理ゲート回路
や、組み合わせ論理回路や、フリップフロップ，シフト
レジスタ，ラッチ回路等の順序論理回路等が構成できる
ことも可能であり、本発明の思想の範囲に含まれるもの
である。
は、インバータ回路,ＮＡＮＤ回路,ＮＯＲ回路のみを用
いて説明したが、これらの回路の前段に例えばＣＭＯＳ
トランジスタによる論理ゲート回路を組み合わせて接続
すれば、ＡＮＤ回路，ＯＲ回路等の他の論理ゲート回路
や、組み合わせ論理回路や、フリップフロップ，シフト
レジスタ，ラッチ回路等の順序論理回路等が構成できる
ことも可能であり、本発明の思想の範囲に含まれるもの
である。
以上述べた様に本発明によれば、従来の論理回路の欠点
を除去し、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
を得ることができる。
を除去し、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
を得ることができる。
第１図は従来例であるインバータ回路を示す図、第２図
は従来例である２入力ＮＡＮＤ回路を示す図、第３図は
本発明者等に先に提案したインバータ回路及び２入力Ｎ
ＡＮＤ回路を示す図、第４図は本発明の第１の実施例と
なるインバータ回路を示す図、第５図，第６図、及び第
７図は本発明の第２の実施例となるインバータ回路を示
す図、第８図は本発明の第３の実施例となる２入力NAND
回路を示す図、第９図は本発明の第４の実施例となる２
入力ＮＯＲ回路を示す図、第１０図及び第１１図は本発
明の第２の実施例の効果を説明するための図、第１２図
及び第１３図は従来例であるインバータ回路を示す図で
ある。 ５……ダイオード、１１，１２，１３，１４……PMOS、
２１，２２，２３，２４……ＮＭＯＳ、３１……第１の
ＮＰＮ、３２……第２のＮＰＮ。
は従来例である２入力ＮＡＮＤ回路を示す図、第３図は
本発明者等に先に提案したインバータ回路及び２入力Ｎ
ＡＮＤ回路を示す図、第４図は本発明の第１の実施例と
なるインバータ回路を示す図、第５図，第６図、及び第
７図は本発明の第２の実施例となるインバータ回路を示
す図、第８図は本発明の第３の実施例となる２入力NAND
回路を示す図、第９図は本発明の第４の実施例となる２
入力ＮＯＲ回路を示す図、第１０図及び第１１図は本発
明の第２の実施例の効果を説明するための図、第１２図
及び第１３図は従来例であるインバータ回路を示す図で
ある。 ５……ダイオード、１１，１２，１３，１４……PMOS、
２１，２２，２３，２４……ＮＭＯＳ、３１……第１の
ＮＰＮ、３２……第２のＮＰＮ。
Claims (3)
- 【請求項１】一方導電型のコレクタと他方導電型のベー
スと一方導電型のエミッタとを有し、上記コレクタが第
１の電源端子に接続され、上記エミッタが出力端子に接
続されているバイポーラトランジスタと、上記第１の電
源端子の電位とは異なる電位の第３の電源端子から上記
バイポーラトランジスタの上記ベースへの電流路を形成
する少なくとも１つの他方導電型電界効果トランジスタ
とから構成され、少なくとも１つの入力端子に印加され
る入力信号に応答して出力負荷を充電するプルアップ手
段と、 上記入力端子に印加される入力信号に応答して上記出力
端子と第２の電源端子との間に電流路を形成し、上記出
力負荷を放電するプルダウン手段とを具備することを特
徴とする半導体集積回路装置。 - 【請求項２】特許請求の範囲第１項において、 上記プルダウン手段は、コレクタが上記出力端子に接続
され、エミッタが上記第２の電源端子に接続されている
バイポーラトランジスタと、上記入力端子に印加される
入力信号に応答して、上記プルアップ手段のバイポーラ
トランジスタのベースから上記バイポーラトランジスタ
のベースへの電流路を形成する少なくとも１つの一方導
電型電界効果トランジスタとから構成されることを特徴
とする半導体集積回路装置。 - 【請求項３】特許請求の範囲第２項において、 上記プルダウン手段のバイポーラトランジスタのベース
と上記第２の電源端子の間に電流路を形成する電荷引き
抜き手段を有することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195993A JPH0638578B2 (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195993A JPH0638578B2 (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484917A JPS6484917A (en) | 1989-03-30 |
| JPH0638578B2 true JPH0638578B2 (ja) | 1994-05-18 |
Family
ID=16350436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195993A Expired - Lifetime JPH0638578B2 (ja) | 1988-08-08 | 1988-08-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638578B2 (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51121733A (en) * | 1975-04-18 | 1976-10-25 | Aiwa Co Ltd | Inverter circuit |
| JPS55136727A (en) * | 1979-04-11 | 1980-10-24 | Nec Corp | High voltage mos inverter |
| JPS5781729A (en) * | 1980-11-10 | 1982-05-21 | Nec Corp | Integrated circuit device |
| JPS57103431A (en) * | 1980-12-17 | 1982-06-28 | Fujitsu Ltd | Pulse generating circuit |
| JPS5821920A (ja) * | 1981-07-31 | 1983-02-09 | Fujitsu Ltd | パルス増幅回路 |
| JPS58218224A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | パルス増幅回路 |
| JPS5912620A (ja) * | 1982-07-13 | 1984-01-23 | Fujitsu Ltd | パルス増幅回路 |
| JPS5915328A (ja) * | 1982-07-15 | 1984-01-26 | Fujitsu Ltd | パルス増幅回路 |
| JPS62189816A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 駆動回路 |
| JPH0461529A (ja) * | 1990-06-29 | 1992-02-27 | Mitsubishi Electric Corp | スペクトル拡散復調器 |
-
1988
- 1988-08-08 JP JP63195993A patent/JPH0638578B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6484917A (en) | 1989-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0693626B2 (ja) | 半導体集積回路装置 | |
| EP0279943B1 (en) | Gate circuit of combined field-effect and bipolar transistors | |
| JPH0616585B2 (ja) | バツフア回路 | |
| EP0145004B1 (en) | Bipolar transistor-field effect transistor composite circuit | |
| US4425516A (en) | Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements | |
| EP0431893A2 (en) | Novel BICMOS logic gate circuit and structures | |
| US6642120B2 (en) | Semiconductor circuit | |
| JPH0337767B2 (ja) | ||
| JPH0249575B2 (ja) | ||
| US3970866A (en) | Logic gate circuits | |
| JP2004128012A (ja) | 駆動回路 | |
| JP2546904B2 (ja) | 半導体論理回路 | |
| JPH0535927B2 (ja) | ||
| US4119997A (en) | DOT-AND logic gate device including multiemitter transistor | |
| US4032796A (en) | Logic dot-and gate circuits | |
| JP2549185B2 (ja) | 半導体集積回路装置 | |
| JP2524028B2 (ja) | 半導体集積回路装置 | |
| CA1072643A (en) | Logic gate circuits | |
| JPH06343035A (ja) | 面積効率的低パワーバイポーラ電流モード論理 | |
| JPH0629830A (ja) | 半導体集積回路装置 | |
| US5600268A (en) | Gate circuit of combined field-effect and bipolar transistors | |
| JPH02128515A (ja) | インバータ回路 | |
| JPH0527284B2 (ja) | ||
| JPH025057B2 (ja) | ||
| JPH05235741A (ja) | ゲート回路及びそれを含む半導体装置 |