JPH0445008B2

JPH0445008B2 -

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Publication number: JPH0445008B2
Application number: JP61027948A
Authority: JP
Inventors: Yoshifusa Wada
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1986-02-13
Filing date: 1986-02-13
Publication date: 1992-07-23
Also published as: JPS62186615A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ジヨセフソン論理回路やジヨセフソ
ン記憶回路に用いられる否定回路に関するもので
ある。

（従来技術とその問題点）ジヨセフソン回路で論理回路を構成する場合、
従来のシリコン技術を用いて論理回路を構成する
場合と同様、否定信号の発生は必要不可欠であ
る。しかしながら、ジヨセフソン論理回路は、信
号増幅率が小さいのでクラツチ動作が主となり、
否定回路を構成し難いという欠点があつた。

従来、入力信号の補信号を発生する回路とし
て、昭和55年発行の雑誌アイ・ビー・エム・ジヤ
ーナル・オブ・リサーチ・アンド・デイベロツプ
メント（IBM Journal of research and
development），第24巻第２号第139頁に記載さ
れているタイムドインバータ回路や、インダクタ
ンスを除いて抵抗とジヨセフソン接合素子のみで
構成される否定回路として、昭和58年４月に発行
された昭和58年度電子通信学会総合全国大会講演
論文集、分冊２、第２−448頁タイムドインバー
タNOR論理回路が知られている。

前記タイムドインバータ回路は、第５図に示す
ように、それぞれ２個のインダクタンス５１１〜
５１４と２個のジヨセフソン接合素子５２１〜５
２４からなる２接合スクイツド５０１，５０２を
スイツチゲートとして２個直列に接続した回路で
ある。２個の２接合スクイツド５０１，５０２に
は端子５４４を介してゲート電流が注入されてい
る。否定を取りたいデータ信号は、端子５４１か
ら第１の２接合スクイツド５０１に与えられる。
第２の２接合スクイツド５０２には否定信号を発
生させるタイミング信号が端子５４２から入力さ
れる。出力信号は、負荷抵抗５３２を介して出力
端子５４３から取り出される。

インバータ回路は以下のように動作する。

１データ信号“１”が２接合スクイツド５０１
に入力され、２接合スクイツド５０１がスイツ
チしゲート電流の大部分は負荷抵抗５３１に流
入する。その後タイミング信号が２接合スクイ
ツド５０２に入力されても、２接合スクイツド
５０２にはゲート電流がほとんど流れていない
ので、２接合スクイツドはスイツチしない。従
つて出力端子５４３には出力電流が現れていな
い。即ち“０”が出力される。

２データ信号“０”が２接合スクイツド５０１
に入力される。この時、２接合スクイツド５０
１はスイツチせずゲート電流は、２接合スクイ
ツド５０２に流れ続ける。続いてタイミング信
号が２接合スクイツド５０２に入力されると、
２接合スクイツド５０２はスイツチし、出力端
子５４３に出力電流即ち“１”が現われる。

以上のようにして、入力データ信号の補信号が
発生される。

第６図は、従来のタイムドインバータNOR論
理回路を示したものである。この回路は、ジヨセ
フソン接合素子６０１〜６０７と、抵抗６１１〜
６１８と、入力抵抗６１９，６２０と、負荷抵抗
６２１とから構成されている。データ信号は、デ
ータ信号入力端子６３１へ入力され、タイミング
信号はタイミング信号入力端子６３２へ入力され
る。ゲート電流は端子６３４から注入される。

データ信号“１”が入力された場合の動作：データ信号“１”が入力されるとジヨセフソン
接合素子６０１，６０２が順次スイツチする。ジ
ヨセフソン接合素子６０１，６０２のスイツチに
より、ゲート電流は、ジヨセフソン接合素子６０
６へ流れ、ジヨセフソン接合６０６をスイツチさ
せる。ジヨセフソン接合素子６０１，６０２，６
０６のスイツチにより、ゲート電流は、負荷抵抗
６２１へ流れ込み、ジヨセフソン接合素子６０３
〜６０５に電流が流れなくなる。

データ信号より遅れて、タイミング信号が入力
端子６３２へ入力される。この時、ジヨセフソン
接合素子６０３〜６０５にはゲート電流がほとん
ど流れていないので、ジヨセフソン接合素子６０
３〜６０５はスイツチしない。以上の動作により
出力端子６３３には出力が現れていない。即ちデ
ータ信号“１”の補信号“０”が出力される。

データ信号“０”が入力された場合の動作：データ信号“０”は、信号電流が零を意味す
る。よつて、データ信号“０”がデータ信号入力
端子６３１へ入力されてもジヨセフソン接合素子
６０１〜６０５の状態は変化しない。即ち、ジヨ
セフソン接合素子６０１〜６０５にはゲート電流
が流れ続ける。

続いてタイミング信号がタイミング信号入力端
子６３２に入力されるとジヨセフソン接合素子６
０３〜６０５がスイツチする。ジヨセフソン接合
素子６０３〜６０５のスイツチにより、ゲート電
流はジヨセフソン接合素子６０６，６０７へ流れ
込み、両ゲートをスイツチさせる。ジヨセフソン
接合素子６０１〜６０７のスイツチにより、ゲー
ト電流は出力端子６３３へ流れ、出力信号“１”
が得られる。即ち、データ信号“０”の補信号
“１”が出力される。

（発明が解決しようとする問題点）第５図に示した従来のタイムドインバータ回路
は、インダクタンスおよびトランスとジヨセフソ
ン接合素子から構成されるスクイツドでスイツチ
ゲートが構成されていた。従つて、所望のインダ
クタンス値を実現するために、否定回路の面積が
小さくできないという欠点があつた。即ち、スク
イツドのインダクタンスをＬ、論理に用いるゲー
ト電流値をＩとすると、LIΦ₀／２（Φ₀は磁束量
子を表わし、Φ₀＝2.07×10^-5ウエバである）の関
係がある。従つて、消費電力を小さくするため、
論理電流Ｉを小さくするとＬがますます大きくな
り、回路面積の縮小化が一層困難になつていた。
又、回路面積の増大は、信号伝送時間の増大をも
たらし、論理回路や記憶回路の高速化の障害とな
つていた。

一方、第６図に示した従来のタイムドインバー
タNOR論理回路は、インダクタンスを除いて抵
抗とジヨセフソン接合素子のみで構成されている
ので、回路面積の縮小化、回路の高速化は可能で
あるが、入出力信号分離のためのジヨセフソン接
合素子６０７が入力抵抗６２０を介して接地され
ているため、下記の理由により動作マージンが狭
いという欠点があつた。

即ち、前述した様に、データ信号“０”の場
合、ジヨセフソン接合素子６０３〜６０５のスイ
ツチの後ジヨセフソン接合素子６０６，６０７が
スイツチする。この場合、ジヨセフソン接合素子
６０６を先にスイツチさせる条件の方が動作マー
ジンがより広くとれる。しかし、ジヨセフソン接
合素子６０６を先にスイツチさせる場合において
も、ゲート電流は、ジヨセフソン接合素子６０７
と入力抵抗６２０を介して接地へと分流している
ため、ジヨセフソン接合素子６０６へ注入される
ゲート電流が減少し、動作マージンの下限が大き
くなり回路の動作マージンが狭くなつていた。

本発明の目的は、上記した従来のジヨセフソン
否定回路の欠点を除き、面積の小型化と回路動作
の高速化を図ると共に、動作マージンを広く取れ
る電流制限型ジヨセフソン否定回路を提供するこ
とにある。

（問題点を解決するための手段）本発明の電流制限型ジヨセフソン否定回路は、
ゲート電流の注入端と注出端を有する２個以上の
第１のスイツチ用ジヨセフソン接合素子と、前記
ジヨセフソン接合素子にゲート電流を注入する抵
抗回路と、一端が前記注入端に接続され他の一端
が第１の信号入力端子に接続された入出力分離ジ
ヨセフソン接合素子と、前記第１の信号入力端子
と接地との間に接続された入力抵抗と、前記入出
力分離ジヨセフソン接合素子が接続されたのとは
別の注入端に接続された負荷抵抗とを含み、前記
第１のスイツチ用ジヨセフソン接合素子の注出端
を回路の電流の注出端とした第１のジヨセフソン
論理回路と、ゲート電流の注入端と注出端を有す
る２個以上の第２のスイツチ用ジヨセフソン接合
素子と、前記第２のスイツチ用ジヨセフソン接合
素子にゲート電流を注入する抵抗回路と、一端が
前記第２のスイツチ用ジヨセフソン接合素子の注
入端に接続され他の一端が第２の信号入力端子に
接続された電流制限ジヨセフソン接合素子と、前
記第２のスイツチ用ジヨセフソン接合素子の前記
電流制限ジヨセフソン接合素子が接続されたのと
は別の注入端と出力端子に接続された負荷抵抗と
を含み、前記第２のスイツチ用ジヨセフソン接合
素子の注出端を回路の電流の注出端とした第２の
ジヨセフソン論理回路から構成され、前記第２の
信号入力端子と接地間に入力抵抗が接続されてお
らず、前記第１のジヨセフソン論理回路の電流の
注出端を前記第２のジヨセフソン論理回路の抵抗
回路に接続し、前記第２のジヨセフソン論理回路
の電流の注出端を接地することにより得られる。

（作用）本発明の電流制限型ジヨセフソン否定回路は、
第１の信号入力端子にデータ信号を、第２の信号
入力端子にタイミング信号をそれぞれ入力し、デ
ータ信号より遅れてタイミング信号を立上げるこ
とによりタイミング信号の立上りでデータ信号の
補信号を発生する回路である。

即ち、データ信号“１”を入力した時、第１の
ジヨセフソン論理回路をスイツチさせることによ
り第２のジヨセフソン論理回路に注入されるゲー
ト電流を減少させ、続いて入力されるタイミング
信号によつても第２のジヨセフソン論理回路がス
イツチしない様に回路定数が設定される。

一方、データ信号“０”を入力した時には、第
１のジヨセフソン論理回路がスイツチせず、ゲー
ト電流のほとんどは第２のジヨセフソン論理回路
に注入され、続いて入力されるタイミング信号に
より第２のジヨセフソン論理回路がスイツチし、
データ信号“０”の補信号“１”が出力される。

本発明の回路は、第２の信号入力端子が低イン
ピーダンスの回路で接地されていないので、入出
力分離ジヨセフソン接合素子をスイツチさせる動
作マージンが広がり、回路動作マージンが広くな
る特徴を持つ。

（第１の実施例）本発明の電流制限型ジヨセフソン否定回路の第
１の実施例を第１図に示す。第１のジヨセフソン
論理回路の第１のスイツチ用ジヨセフソン接合素
子１０１，１０２は、抵抗回路を構成している抵
抗１１１，１１２を介して並列に接続されてい
る。同様に、第２のジヨセフソン論理回路の第２
のスイツチ用ジヨセフソン接合素子１０３，１０
４は抵抗回路の抵抗１１３，１１４を介して並列
に接続されている。第１のジヨセフソン論理回路
の電流の注出端は、第２のジヨセフソン論理回路
の電流の注入端に接続され、第２のジヨセフソン
論理回路の電流の注出端は接地されている。以
下、第１図に基ずいて、本実施例の回路動作を説
明する。

データ信号“１”の補信号の発生：データ信号“１”が第１の信号入力端子１２１
に入力されると、第１のスイツチ用ジヨセフソン
接合素子１０１がスイツチする。ジヨセフソン接
合素子１０１のスイツチにより、続いて第１のス
イツチ用ジヨセフソン接合素子１０２もスイツチ
する。ジヨセフソン接合素子１０１，１０２のス
イツチにより、ゲート電流は入出力分離ジヨセフ
ソン接合素子１０５の方へ流れ込み、入出力分離
ジヨセフソン接合素子１０５をスイツチさせる。
ジヨセフソン接合素子１０１，１０２，１０５の
スイツチにより、ゲート電流の大部分は負荷抵抗
１１６へ流れ込む。従つて、第２のジヨセフソン
論理回路の第２のスイツチ用ジヨセフソン接合素
子１０３，１０４を流れていたゲート電流はほと
んど零に減少する。

続いて、第２の信号入力端子１２２にタイミン
グ信号が入力される。タイミング信号は、第２の
ジヨセフソン論理回路の第２のスイツチ用ジヨセ
フソン接合素子１０３へ流れ込むが、ジヨセフソ
ン接合素子１０３にはゲート電流がほとんど流れ
ていないのでスイツチしない。従つて第２のスイ
ツチ用ジヨセフソン接合素子１０４もスイツチせ
ず、出力電流は現われない。以上の動作により、
入力データ信号“１”の補信号であるデータ信号
“０”が、出力端子１２３より得られる。

データ信号“０”の補信号の発生：データ信号“０”が、第１の信号入力端子１２
１に入力される。信号“０”は入力電流が零であ
ることを意味する。よつて、第１のジヨセフソン
論理回路の第１のスイツチ用ジヨセフソン接合素
子１０１は変化しない、即ちスイツチしない。よ
つてゲート電流は、第１のジヨセフソン論理回路
から、第２のジヨセフソン論理回路の第２のスイ
ツチ用ジヨセフソン接合素子１０３，１０４へ注
入され続ける。

続いて、第２の信号入力端子１２２にタイミン
グ信号が入力される。第２のジヨセフソン論理回
路の第２のスイツチ用ジヨセフソン接合素子１０
３，１０４にはゲート電流が流れているので、タ
イミング信号電流の注入により、ジヨセフソン接
合素子１０３，１０４が順次スイツチする。ジヨ
セフソン接合素子１０３，１０４のスイツチによ
りゲート電流の大半は、入出力分離ジヨセフソン
接合素子１０５へ分流される。ゲート電流の分流
比は、入力抵抗１１５の抵抗値r₁と、負荷抵抗１
１６，１１７の抵抗値r₄，r₅とタイミング信号の
電流値I_tにほぼ依存する。ここで、抵抗回路の抵
抗１１１〜１１４の抵抗値r₂，r₃は入力抵抗の抵
抗値r₁に比して十分小さいとして無視している。
入出力分離スイツチ用ジヨセフソン接合素子１０
５の臨界電流値a_Ipを、分流された電流値以下に
設定することにより、ジヨセフソン接合素子１０
５がスイツチする。従つて、ゲート電流とタイミ
ング信号電流は、負荷抵抗１１６と負荷抵抗１１
７へ分流して流れる。よつて出力端子１２３に
は、データ信号“０”の補信号である信号“１”
が出力される。

以上のようにして、本実施例の回路は、第１の
信号入力端子１２１に入力されるデータ信号の補
信号を、第２の信号入力端子１２２に入力される
タイミング信号に同期して発生させ、出力端子１
２３へ送出す。なお、本実施例において、ゲート
電流I_gは、ゲート電流注入端子１２４から、各信
号を入力する以前に注入されている。

第２図は、スイツチ用ジヨセフソン接合素子１
０１〜１０４の臨界電流値をI_p、電流制限ジヨセ
フソン接合素子１０６の臨界電流値をbIoとした
時の、本実施例のしきい値特性を示したものであ
る。図の縦軸は、端子１２４に注入されるゲート
電流I_g示し、横軸は、第１および第２の信号入力
端子１２１，１２２に入力されるデータ信号電流
I_dとタイミング信号電流I_tをそれぞれ示す。図に
おいて、ゲート電流I_g、データ信号電流I_d、タイ
ミング信号電流I_tとも、スイツチ用ジヨセフソン
接合素子１０１〜１０４の臨界電流値I_pで規格化
して示してある。第２図ａは、ゲート電流I_gとデ
ータ信号電流I_dの関係、第２図ｂは、ゲート電流
I_gとタイミング信号電流I_tの関係をそれぞれ示し
たものである。

先ず、データ信号“１”が入力された後、タイ
ミング信号が入力された時の動作しきい値を説明
する。しきい値２０１は、入出力分離ジヨセフソ
ン接合素子１０５の臨界電流値aI_pを示す。aI_p以
上のデータ信号電流I_dは、入出力分離ジヨセフソ
ン接合素子１０５を介して、スイツチ用ジヨセフ
ソン接合素子１０１，１０２の方へ注入されな
い。

しきい値２０２は、ゲート電流I_gとデータ信号
電流I_dとが加算されて、スイツチ用ジヨセフソン
接合素子１０１をスイツチさせるしきい値I_g＞
（２＋r₃／r₁）（I_p−I_d）を示したものである。aI_p
以上のデータ信号電流I_dは、ジヨセフソン接合素
子１０１へ注入されないため、しきい値２０２
は、データ信号電流がしきい値２０１より大きい
領域I_d＞aI_pで一定I_g＞（２＋r₃／r₁）（１−ａ）I_p
のしきい値２０３となる。

しきい値２０４は、スイツチ用ジヨセフソン接
合素子１０１，１０２がスイツチした後、入出力
分離ジヨセフソン接合素子１０５がスイツチする
しきい値I_g＞（１＋r₁／r₄）aI_p＋（r₁／r₄）I_dを示
したものである。これは入力抵抗１１５の抵抗値
r₁、負荷抵抗１１６の抵抗値r₄、ジヨセフソン接
合素子１０５の臨界電流値aI_pに依存して変化す
る。ただし、抵抗１１１，１１２の抵抗値r₂は、
r₁，r₄に比して十分小さいとして省略してある。
より詳細には、抵抗１１１，１１２を含めて計算
される。

ジヨセフソン接合素子１０１，１０２，１０５
のスイツチにより、ゲート電流は負荷抵抗１１６
へ流れ込む。負荷抵抗１１６の抵抗値r₄が、
V_g／I_g（V_gはジヨセフソン接合素子のギヤツプ電
圧）より小さく設定されている場合、ゲート電流
のほとんどは負荷抵抗１１６へ吸収され、第２の
ジヨセフソン論理回路への漏れ電流は、ジヨセフ
ソン接合素子１０１，１０２の非線形抵抗値を
R_nとした時、2V_g／R_n以下となる。従つて、続
いてタイミング信号が第２の信号入力端子１２２
に入力されても、ジヨセフソン接合素子１０３，
１０４はスイツチしない。

しきい値２０５は、ゲート電流のみでスイツチ
用ジヨセフソン接合素子１０１，１０２がスイツ
チしない条件I_g＜（２＋r₃／r₁）I_pを示したもので
ある。

以上の条件の導出において、ジヨセフソン接合
素子１０１，１０２の非線形抵抗は、各抵抗値
r₁，r₂，r₃，r₄に比して十分大きいことを仮定し
簡単のため計算式から省いてある。より正確に
は、各ジヨセフソン接合素子の比線形抵抗を考慮
して各しきい値が求められる。

次に第２図ｂに基ずいて、データ信号“０”が
第１の信号入力端子１２１に入力された後、タイ
ミング信号が入力された時の動作を説明する。電
流制限ジヨセフソン接合素子１０６の臨界電流値
bI_pであるので、しきい値２０１と同様のしきい
値２１１が得られる。

タイミング信号の電流I_tにより第２のジヨセフ
ソン論理回路のスイツチ用ジヨセフソン接合素子
１０３がスイツチするしきい値は、I_t＜bI_pの領域
でI_g＞（２＋r₃／r₁）（I_p−I_t）のしきい値２１２
と、I_t＞bI_pの領域で一定I_g＞（２＋r₃／r₁）（１−
ｂ）I_pのしきい値２１３となる。続いて、入出力
分離ジヨセフソン接合素子１０５がスイツチする
しきい値２１４は、I_g＞（１＋r₁／（r₄＋r₅））aI_p
＋I_tとなる。ここで、抵抗１１３，１１４の抵抗
値r₃は、r₃＜r₁＜r₄，r₅であることから無視して
いる。

しきい値２１５は、ゲート電流のみでジヨセフ
ソン接合素子１０３，１０４がスイツチしない条
件I_g＜（２＋r₃／r₁）I_pを示したものである。

以上の条件式の導出において、ジヨセフソン接
合素子１０１〜１０５の比線形抵抗は、各抵抗値
r₁〜r₅に比して十分大きいこと、抵抗回路の抵抗
１１１〜１１４の抵抗値r₂，r₃は、他の抵抗の抵
抗値r₁，r₄，r₅に比して十分小さいことを仮定し、
簡単のため要所以外は計算から省いた。より正確
には、これら全ての抵抗値を考慮して各しきい値
が求められる。但しこの正確なしきい値と第２図
のしきい値との差は極少である。

以上、しきい値２０２，２０３，２０４，２０
５に囲まれた斜線の領域２２１、およびしきい値
２１２，２１３，２１５に囲まれた斜線の領域２
２２が、本実施例の動作領域となる。図から、デ
ータ信号“０”の時入出力分離ジヨセフソン接合
素子１０５がスイツチするしきい値２１４は、動
作特性に影響していないのが分かる。より正確
に、非線形抵抗および抵抗回路の抵抗１１１〜１
１４を考慮すると、動作領域２２１，２２２は多
少縮小される。

ここで、前述しなかつたが、本否定回路は、負
荷抵抗１１６の抵抗値r₄の設定によつて、動作領
域が大きく変わる。特に、本実施例の否定回路の
出力電流を増大するため、負荷抵抗１１６の抵抗
値をr₄＞V_g／I_gに設定する場合が問題となる。r₄
＞V_g／I_gに設定されると、負荷抵抗１１６へ吸収
しきれないゲート電流（I_g−V_g／r₄）（２／（２
＋ａ））が、第２のジヨセフソン論理回路へ漏れ
て来る。この漏れ電流と続いて入力されるタイミ
ング信号電流によつても、第２のジヨセフソン論
理回路のスイツチ用ジヨセフソン接合素子１０
３，１０４は、スイツチしないことが要求され
る。この条件は、I_g＜（２＋ａ）I_p＋V_g／r₄−（２
＋ａ）I_tなるしきい値２１６で表わせる。図にお
いて、しきい値２１６としきい値２１１とは、ゲ
ート電流I_gが、しきい値２１５より大きい領域で
交差している。ここで、しきい値２１１は、タイ
ミング信号電流がI_t＞bI_pの領域において、一定I_t
＝bI_pでありbI_p以上のタイミング信号電流がスイ
ツチ用ジヨセフソン接合素子へ注入されないこと
示している。従つて、I_t＞bI_pの領域のしきい値２
１６は、第２のジヨセフソン論理回路のスイツチ
に影響しない。即ち、しきい値２１１としきい値
２１５の交点に、しきい値２１６を交わらせた時
が、しきい値２１６が動作特性に影響しない最大
の抵抗値r₄を与える条件となる。従つて、負荷抵
抗１１６の抵抗値r₄を前記の条件値以下に設定す
ることにより、第２のジヨセフソン論理回路へ対
する第１のジヨセフソン論理回路の漏れ電流の効
果を除くことができる。

以上、本実施例は、回路素子としてインダクタ
ンスを用いていないので、回路面積の縮小化が図
られている。又、第２のジヨセフソン論理回路
は、入力抵抗が除かれ電流制限ジヨセフソン接合
素子が挿入されているので、動作領域の拡大が図
られている。

なお、第２のジヨセフソン論理回路の入力抵抗
を除いたことは、否定回路の用いられ方から問題
ない。即ち、第２のジヨセフソン論理回路へ入力
されるタイミング信号は、全ての否定回路に並列
に入力される。又、第２図ｂのしきい値特性から
bI_p以上のタイミング信号電流は、否定回路の動
作に影響しない。このことは、或る否定回路の負
荷変動により、他の否定回路へ流入するタイミン
グ信号電流I_tが増大しても、他の否定回路の動作
領域は全く影響されないことを意味する。しかも
タイミング信号は、全否定回路に一勢に入力さ
れ、各否定回路を同時に動作させる。又、データ
信号による第１のジヨセフソン論理回路のスイツ
チ動作は、第２の信号入力端子へ影響を及ぼさな
いことから、否定回路から前段のタイミング信号
発生回路へ雑音が流入して、前段の回路をスイツ
チさせる故障モードは生じない。

（第２の実施例）スイツチ用ジヨセフソン接合素子を３個並列接
続した、本発明の第２の実施例を回路図で第３図
に示す。第１のジヨセフソン論理回路の第１のス
イツチ用ジヨセフソン接合素子３０１〜３０３
は、抵抗回路を構成している抵抗３１１〜３１５
を介して並列に接続されている。同様に、第２の
ジヨセフソン論理回路の第２のスイツチ用ジヨセ
フソン接合素子３０４〜３０６は、抵抗回路の抵
抗３１６〜３２０を介して並列に接続されてい
る。他の回路構成は第１の実施例と同一である。

本実施例は、第１の実施例にスイツチ用ジヨセ
フソン接合素子３０３，３０６が付加された構成
であり、第１の実施例と同様の動作をする。即ち
データ信号“１”の入力により、第１のスイツチ
用ジヨセフソン接合素子３０１〜３０３が順次ス
イツチし、続いて、入出力分離ジヨセフソン接合
素子３０７がスイツチする。従つてゲート電流は
負荷抵抗３２２へ流れ込み、第２のジヨセフソン
論理回路へはほとんど漏れて行かない。従つて、
続いてタイミング信号が第２の信号入力端子３３
２に入力されても、第２のジヨセフソン論理回路
の第２のスイツチ用ジヨセフソン接合素子３０４
〜３０６はスイツチせず、出力端子に出力電流は
現われない。

一方、データ信号“０”が第１の信号入力端子
３３１に入力された時は、第１および第２のジヨ
セフソン論理回路は変化せず、ゲート電流I_gは第
２の論理回路へ注入され続ける。従つて、続いて
タイミング信号が第２の信号入力端子３３２に入
力されると、第２のジヨセフソン論理回路の第２
のスイツチ用ジヨセフソン接合素子３０４〜３０
６が順次スイツチする。続いて、入出力分離ジヨ
セフソン接合素子３０７がスイツチし、出力端子
３３３へ出力電流が注出される。

本実施例の動作を示すしきい値特性を第４図に
示す。スイツチ用ジヨセフソン接合素子３０１〜
３０６の臨界電流値をI_p、入出力分離ジヨセフソ
ン接合素子３０７の臨界電流値をaI_p、電流制限
ジヨセフソン接合素子の臨界電流値をbI_p、ゲー
ト電流をI_g、抵抗３１１〜３１３の抵抗値をr₂、
抵抗３１６〜３１８の抵抗値をr₃とする。

第４図ａはゲート電流I_gとデータ信号電流I_dの
関係を示したものである。しきい値４０１は、入
出力分離ジヨセフソン接合素子３０７の臨界電流
値を示したもの、しきい値４０２，４０３は、第
１のジヨセフソン論理回路スイツチ用ジヨセフソ
ン接合素子３０１をスイツチさせるしきい値I_g＞
（３＋r₃／r₂）（I_p−I_d），I_g＞（３＋r₃／r₁）（１−
ａ）I_pを示したものである。スイツチ用ジヨセフ
ソン接合素子３０１〜３０３がスイツチした後、
入出力分離ジヨセフソン接合素子３０７がスイツ
チするしきい値４０４は、I_g＞（１＋r₁／r₄）aI_p
＋（r₁／r₄）I_dとなる。しきい値４０５はスイツチ
用ジヨセフソン接合素子３０１〜３０３がゲート
電流I_gのみでスイツチしない条件I_g＜（３＋r₃／
r₁）I_pを示す。

第４図ｂは、同じくゲート電流I_gとタイミング
信号電流I_tの関係を示したものである。しきい値
４１１は電流制限ジヨセフソン接合素子３０８の
臨界電流値を、しきい値４１２，４１３は、ゲー
ト電流I_gとタイミング信号電流I_tとで、第２のジ
ヨセフソン論理回路のスイツチ用ジヨセフソン接
合素子３０４〜３０６をスイツチさせる条件、I_g
＞（３＋r₃／r₁）（I_p−I_t），I_g＞（３＋r₃／r₁）（１
−
ｂ）I_pをそれぞれ示す。スイツチ用ジヨセフソン
接合素子３０４〜３０６がスイツチした後入出力
分離ジヨセフソン接合素子３０７がスイツチする
条件はI_g＞（１＋r₁／（r₄＋r₅））aI_p＋I_tで、しき
い値４１４で示されている。しきい値４１５は、
ゲート電流のみでスイツチ用ジヨセフソン接合素
子３０４〜３０６がスイツチしない条件I_g＜（３
＋r₃／r₁）I_pである。

負荷抵抗３２２の抵抗値r₄がr₄＞V_g／I_gの場
合、しきい値４１６で示される条件（I_g−V_g／
r₄）（３／（３＋ａ））が加わる。しきい値４１６
が、しきい値４１１としきい値４１５の交点に交
わるようにした時、しきい値４１６が否定回路の
動作領域に影響しない条件下で、最大の出力電流
を、得ることができる条件である。

以上、しきい値４０２，４０３，４０４，４０
５に囲まれた領域４２１、およびしきい値４１
２，４１３，４１５に囲まれた領域４２２が本実
施例の動作領域となる。図から、データ信号
“０”の時入出力分離ジヨセフソン接合素子３０
７がスイツチするしきい値４１４は動作特性に影
響しないのが分かる。より正確には、ジヨセフソ
ン接合素子の非線形抵抗と、抵抗回路の抵抗３１
１〜３２０を考慮する必要があり、これにより動
作領域４２１，４２２が多少縮小される。本実施
例は、スイツチ用ジヨセフソン接合素子３個を並
列に接続しているので、第１の実施例よりゲート
電流I_gの動作領域が広がつている。但し、入出力
分離ジヨセフソン接合素子３０７と電流制限ジヨ
セフソン接合素子３０８の臨界電流値aI_p，bI_p
は、最適値が選ばれている。

以上、本実施例によつても、第１の実施例と同
一の効果が得られる。なお、本発明の他の実施例
として、第１および第２のジヨセフソン論理回路
のスイツチ用ジヨセフソン接合素子を２個以上抵
抗等を介して並列接続し、抵抗回路によつてゲー
ト電流を注入した回路が挙げられる。

（発明の効果）以上、本発明によれば、従来否定回路に用いら
れていたインダクタンスを除いた否定回路が実現
され、インダクタンスの制約により回路面積が縮
小できない欠点が除かれ、回路の小型化がはかれ
る。回路の小型化による信号伝送遅延の縮小によ
り回路の高速化が図れるとともに、磁界結合によ
るジヨセフソン接合素子のスイツチ制御を除くこ
とによる高速化が図れる。さらに、タイミング信
号に対する入力抵抗を除くことにより動作領域の
拡大がはかられている。しかも、入力抵抗の除去
は、本否定回路の使用に対して何ら制約とならな
い。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示した回路
図、第２図は、第１の実施例の回路のしきい値特
性を示した図で、第２図ａはデータ信号電流I_dと
ゲート電流I_gの関係を示した図、第２図ｂはタイ
ミング信号電流I_tとゲート電流I_gの関係を示した
図、第３図は、本発明の第２の実施例を示した回
路図、第４図は、第２の実施例の回路のしきい値
特性を示した図で、第４図ａはデータ信号電流I_d
とゲート電流I_gの関係、第４図ｂはタイミング信
号電流I_tとゲート電流I_gの関係を示した図、第５
図は、従来の２接合スクイツドを用いたインバー
タ回路の回路図、第６図は従来のタイムドインバ
ータNOR論理回路の回路図である。１０１〜１０４，３０１〜３０６……スイツチ
用ジヨセフソン接合素子、１０５，３０７……入
出力分離ジヨセフソン接合素子、１０６，３０８
……電流制限ジヨセフソン接合素子、１１１〜１
１４，３１１〜３２０……抵抗回路の抵抗、１１
５，３２１……入力抵抗、１１６，１１７，３２
２，３２３……負荷抵抗、１２１，３３１……第
１の信号入力端子、１２２，３３２……第２の信
号入力端子、１２３，３３３……出力端子、１２
４，３３４……ゲート電流注入端子、I_g……ゲー
ト電流、I_d……データ信号電流、I_t……タイミン
グ信号電流、I_p……スイツチ用ジヨセフソン接合
素子の臨界電流値、２０１〜２０５，２１１〜２
１６，４０１〜４０５，４１１〜４１６……しき
い値、２２１，２２２，４２１，４２２……動作
領域、５０１，５０２……２接合スクイツド、５
１１〜５１４……インダクタンス、５２１〜５２
４……ジヨセフソン接合素子、５３１，５３２…
…負荷抵抗、５４１……データ信号入力端子、５
４２……タイミング信号入力端子、５４３……出
力端子、５４４……ゲート電流注入端子、６０１
〜６０７……ジヨセフソン接合素子、６１１〜６
１８……抵抗、６１９，６２０……入力抵抗、６
２１……負荷抵抗、６３１……データ信号入力端
子、６３２……タイミング信号入力端子、６３３
……出力端子、６３４……ゲート電流注入端子。

Claims

【特許請求の範囲】

１ゲート電流の注入端と注出端を有する２個以
上の第１のスイツチ用ジヨセフソン接合素子と、
前記ジヨセフソン接合素子にゲート電流を注入す
る抵抗回路と、一端が前記注入端に接続され他の
一端が第１の信号入力端子に接続された入出力分
離ジヨセフソン接合素子と、前記第１の信号入力
端子と接地との間に接続された入力抵抗と、前記
入出力分離ジヨセフソン接合素子が接続されたの
とは別の注入端に接続された負荷抵抗とを含み、
前記第１のスイツチ用ジヨセフソン接合素子の注
出端を回路の電流の注出端とした第１のジヨセフ
ソン論理回路と、ゲート電流の注入端と注出端を
有する２個以上の第２のスイツチ用ジヨセフソン
接合素子と、前記第２のスイツチ用ジヨセフソン
接合素子にゲート電流を注入する抵抗回路と、一
端が前記第２のスイツチ用ジヨセフソン接合素子
の注入端に接続され他の一端が第２の信号入力端
子に接続された電流制限ジヨセフソン接合素子
と、前記第２のスイツチ用ジヨセフソン接合素子
の前記電流制限ジヨセフソン接合素子が接続され
たのとは別の注入端と出力端子に接続された負荷
抵抗とを含み、前記第２のスイツチ用ジヨセフソ
ン接合素子の注出端を回路の電流の注出端とした
第２のジヨセフソン論理回路から構成され、前記
第２の信号入力端子と接地間に入力抵抗が接続さ
れておらず、前記第１のジヨセフソン論理回路の
電流の注出端を前記第２のジヨセフソン論理回路
の抵抗回路に接続し、前記第２のジヨセフソン論
理回路の電流の注出端を接地したことを特徴とす
る電流制限型ジヨセフソン否定回路。