JPH0445009B2

JPH0445009B2 -

Info

Publication number: JPH0445009B2
Application number: JP61027949A
Authority: JP
Inventors: Yoshifusa Wada
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1986-02-13
Filing date: 1986-02-13
Publication date: 1992-07-23
Also published as: JPS62186616A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ジヨセフソン論理回路やジヨセフソ
ン記憶回路に用いられる否定回路に関するもので
ある。

（従来の技術）ジヨセフソン回路で論理回路を構成する場合、
従来のシリコン技術を用いて論理回路を構成する
場合と同様、否定信号の発生は必要不可欠であ
る。しかしながら、ジヨセフソン論理回路は、信
号増幅率が小さいのでラツチ動作が主となり、否
定回路を構成し難いという欠点があつた。

従来、入力信号の補信号を発生する回路とし
て、昭和55年発行の雑誌アイ・ビー・エム・ジヤ
ーナル・オブ・リサーチ・アンド・デイベロツプ
メント（IBM Journal of research and
development），第24巻第２号第139頁に記載され
ているタイムドインバータ回路や、インダクタン
スを除いて抵抗とジヨセフソン接合素子のみで構
成される否定回路として、昭和58年４月に発行さ
れた昭和58年度電子通信学会総合全国大会講演論
文集、分冊２、第２−448頁タイムドインバータ
NOR論理回路が知られている。

前記タイムドインバータ回路は、第５図に示す
ように、それぞれ２個のインダクタンス５１１〜
５１４と２個のジヨセフソン接合素子５２１〜５
２４からなる２接合スクイツド５０１，５０２を
スイツチゲートして２個直列に接続した回路であ
る。２個の２接合スクイツド５０１，５０２には
端子５４４を介してゲート電流が注入されてい
る。否定を取りたいデータ信号は、端子５４１か
ら第１の２接合スクイツド５０１に与えられる。
第２の２接合スクイツド５０２には否定信号を発
生させるタイミング信号が端子５４２から入力さ
れる。出力信号は、負荷抵抗５３２を介して出力
端子５４３から取り出される。

インバーター回路は以下のように動作する。

１データ信号“１”が２接合スクイツド５０１
に入力され、２接合スクイツド５０１がスイツ
チしゲート電流の大部分は負荷抵抗５３１に流
入する。その後タイミング信号が２接合スクイ
ツド５０２に入力されても、２接合スクイツド
５０２にはゲート電流がほとんど流れていない
ので、２接合スクイツドはスイツチしない。従
つて出力端子５４３には出力電流が現れていな
い。即ち“０”が出力される。

２データ信号“０”が２接合スクイツド５０１
に入力される。この時、２接合スクイツド５０
１はスイツチせずゲート電流は、２接合スクイ
ツド５０２に流れ続ける。続いてタイミング信
号が２接合スクイツド５０２に入力されると、
２接合スクイツド５０２はスイツチし、出力端
子５４３に出力電流即ち“１”が現われる。

以上のようにして、入力データ信号の補信号が
発生される。

第６図は、従来のタイムドインバータNOR論
理回路を示したものである。この回路は、ジヨセ
フソン接合素子６０１〜６０７と、抵抗６１１〜
６１８と、入力抵抗６１９，６２０と、負荷抵抗
６２１とから構成されている。データ信号は、デ
ータ信号入力端子６３１へ入力され、タイミング
信号は入力端子６３２へ入力される。ゲート電流
は端子６３４から注入される。

データ信号“１”が入力された場合の動作データ信号“１”が入力されるとジヨセフソン
接合素子６０１，６０２が順次スイツチする。ジ
ヨセフソン接合素子６０１，６０２のスイツチに
より、ゲート電流は、ジヨセフソン接合素子６０
６へ流れ、ジヨセフソン接合６０６をスイツチさ
せる。ジヨセフソン接合素子６０１，６０２，６
０６のスイツチにより、ゲート電流は、負荷抵抗
６２１へ流れ込み、ジヨセフソン接合素子６０３
〜６０５に電流が流れなくなる。

データ信号より遅れて、タイミング信号が入力
端子６３２へ入力される。この時、ジヨセフソン
接合素子６０３〜６０５にはゲート電流がほとん
ど流れていないので、ジヨセフソン接合素子６０
３〜６０５はスイツチしない。以上の動作により
出力端子６３３には出力が現われていない。即ち
データ信号“１”の補信号“０”が出力される。

データ信号“０”が入力された場合の動作データ信号“０”は、信号電流が零を意味す
る。よつて、データ信号“０”が入力端子６３１
へ入力されてもジヨセフソン接合素子６０１〜６
０５の状態は変化しない。即ち、ジヨセフソン接
合素子６０１〜６０５にはゲート電流が流れ続け
る。

続いてタイミング信号が入力端子６３２に入力
されるとジヨセフソン接合素子６０３〜６０５が
スイツチする。ジヨセフソン接合素子６０３〜６
０５のスイツチにより、ゲート電流はジヨセフソ
ン接合素子６０６，６０７へ流れ込み、両ゲート
をスイツチさせる。ジヨセフソン接合素子６０１
〜６０７のスイツチにより、ゲート電流は出力端
子６３３へ流れ、出力信号“１”が得られる。即
ち、データ信号“０”の補信号“１”が出力され
る。

（発明が解決しようとする問題点）第５図に示した従来のタイムドインバータ回路
は、インダクタンスとジヨセフソン接合素子から
構成されるスクイツドでスイツチゲートが構成さ
れていた。従つて、所望のインダクタンス値を実
現するために、否定回路の面積が小さくできない
という欠点があつた。即ち、スクイツドのインダ
クタンスをＬ、論理に用いるゲート電流値をＩと
すると、LIΦ₀／２（Φ₀は磁束量子を表わし、Φ₀
＝2.07×10^-15ウエバである）の関係がある。従
つて、消費電力を小さくするため、論理電流Ｉを
小さくするとＬがますます大きくなり、回路面積
の縮小化が一層困難になつていた。又、回路面積
の増大は、信号伝送時間の増大をもたらし、論理
回路や記憶回路の高速化の障害となつていた。

一方、従来のタイムドインバータNOR論理回
路は、インダクタンスを除いた抵抗とジヨセフソ
ン接合素子のみで構成されているので、回路面積
縮小化、回路の高速化は可能であるが、入出力信
号分離のためのジヨセフソン接合素子６０７が入
力抵抗６２０を介して接地されているため、下記
の理由により動作マージンが狭いという欠点があ
つた。即ち、前述した様に、データ信号“０”の
場合、ジヨセフソン接合素子６０３〜６０５のス
イツチの後ジヨセフソン接合素子６０６，６０７
がスイツチする。この場合、ジヨセフソン接合素
子６０６を先にスイツチさせる条件の方が動作マ
ージンがより広くとれる。しかし、ジヨセフソン
接合素子６０６を先にスイツチさせる場合におい
ても、ゲート電流は、ジヨセフソン接合素子６０
７、入力抵抗６２０を介して接地へと分流してい
るため、ジヨセフソン接合素子６０６へ注入され
るゲート電流が減少し、動作マージンの下限が大
きくなり回路の動作マージンが狭くなつていた。

本発明の目的は、上記した従来のジヨセフソン
否定回路の欠点を除き、面積の小型化と回路動作
の高速化を図ると共に、動作マージンを広く取れ
る電流制限型ジヨセフソン抵抗結合否定回路を提
供することにある。

（問題点を解決するための手段）本発明の電流制限型ジヨセフソン抵抗結合否定
回路は、ゲート電流の注入端と注出端を有する少
くとも１個の第１のスイツチ用ジヨセフソン接合
素子と、一端が前記注入端に接続され、他の一端
が第１の信号入力端子に接続された入出力分離ジ
ヨセフソン接合素子と、第１の信号入力端子と接
地との間に接続された入力抵抗と、前記注入端に
接続された負荷抵抗とを含む第１のジヨセフソン
論理回路と、ゲート電流の注入端と注出端とを有
する少くとも１個の第２のスイツチ用ジヨセフソ
ン接合素子と、一端が前記第２のスイツチ用ジヨ
セフソン接合素子の注入端に接続され、他の一端
が第２の信号入力端子に接続された電流制限ジヨ
セフソン接合素子と前記第２のスイツチ用ジヨセ
フソン接合素子の注入端と出力端子に接続された
負荷抵抗と、を含む第２のジヨセフソン論理回路
から構成され、前記第２の信号入力端子と接地間
に入力抵抗が接続されておらず、前記第１のジヨ
セフソン論理回路の少なくとも一個のスイツチ用
ジヨセフソン接合素子と前記第２のジヨセフソン
論理回路の少なくとも一個のスイツチ用ジヨセフ
ソン接合素子とが抵抗を介さず直接直列接続され
るように、前記第１のジヨセフソン論理回路の注
出端を前記第２のジヨセフソン論理回路の注入端
に接続し、前記第２のジヨセフソン論理回路の注
出端を接地して構成される。

（作用）第１図に本発明の原理を説明するためのジヨセ
フソン抵抗結合否定回路の基本構成を示す。

本発明の電流制限型ジヨセフソン抵抗結合否定
回路は、スイツチ用ジヨセフソン接合素子１０
１，１０２が抵抗を介さず直接直列接続され、ス
イツチ用ジヨセフソン接合素子１０１のゲート電
流の注入端に入出力分離ジヨセフソン接合素子１
０３と入力抵抗１１１が接続され、第１の信号入
力端子１２１からデータ信号が入力される。抵抗
１１２は負荷抵抗である。第２のスイツチ用ジヨ
セフソン接合素子１０２のゲート電流の注入端と
第２の信号入力端子１２２との間には、電流制限
ジヨセフソン接合素子１０４が接続される。第２
の信号入力端子１２２と接地との間の入力抵抗は
除かれている。タイミング信号は第２の信号入力
端子１２２から入力される。出力信号は、負荷抵
抗１１３を介して出力端子１２３から取出され
る。

ここで、ジヨセフソン接合素子１０１，１０３
と抵抗１１１，１１２が第１のジヨセフソン論理
回路を構成している。同様に、ジヨセフソン接合
素子１０２，１０４と抵抗１１３は、第２のジヨ
セフソン論理回路を構成する。第１のジヨセフソ
ン論理回路は、第１の信号入力端子１２１に入力
されるデータ信号によつてスイツチし、第２のジ
ヨセフソン論理回路は、第２の信号入力端子２２
に入力されるタイミング信号によつてスイツチす
る。

（第１の実施例）第１図に示した電流制限型ジヨセフソン抵抗結
合否定回路は、そのまま本発明の第１の実施例と
して実際に動作する。以下、第１図に基づいて、
本実施例の回路動作を説明する。

データ信号“１”の補信号の発生：データ信号“１”が第１の信号入力端子１２１
に入力されると、第１のスイツチ用ジヨセフソン
接合素子１０１がスイツチする。ジヨセフソン接
合素子１０１のスイツチにより、ゲート電流は入
出力分離ジヨセフソン接合素子１０３の方へ流
れ、ジヨセフソン接合素子１０３をスイツチさせ
る。ジヨセフソン接合素子１０１，１０３のスイ
ツチによりゲート電流の大部分は負荷抵抗１１２
へ流れる。従つて、第２のスイツチ用ジヨセフソ
ン接合素子１０２を流れていた電流はほとんど零
となる。

次に第２の信号入力端子１２２からタイミング
信号が入力される。タイミング信号は、スイツチ
用ジヨセフソン接合素子１０２へ流れ込むが、ジ
ヨセフソン接合素子１０２にはゲート電流がほと
んど流れていないのでスイツチしない。従つて出
力端子１２３には出力信号が現れない。即ち入力
データ“１”の補信号であるデータ信号“０”が
得られる。

データ“０”の補信号の発生：データ“０”が第１の信号入力端子１２１に入
力される。信号“０”は、入力電流が零であるこ
とを意味する。よつて、第１のスイツチ用ジヨセ
フソン接合素子１０１は全く変化しない、即ちス
イツチしない。よつてゲート電流は、ジヨセフソ
ン接合素子１０１から第２のスイツチ用ジヨセフ
ソン接合素子１０２へ注入され続ける。

次に第２の信号入力端子１２２にタイミング信
号が入力される。第２のスイツチ用ジヨセフソン
接合素子１０２にはゲート電流が流れているの
で、タイミング信号の流入によりジヨセフソン接
合素子１０２はスイツチする。ジヨセフソン接合
素子１０２のスイツチによりゲート電流の大部分
は、入出力分離ジヨセフソン接合１０３へ分流さ
れる。ゲート電流の分流比は、入力抵抗１１１の
抵抗値r₁と、負荷抵抗１１２，１１３の抵抗値
r₂，r₃と、タイミング信号の電流値Itに依存する。
入出力分離ジヨセフソン接合素子１０３の臨界電
流値aIoは、第２図に基づいて後述するように、
分流されたゲート電流値以下に選ぶことができ、
ジヨセフソン接合素子１０３がスイツチする。従
つてゲート電流は、負荷抵抗１１２と負荷抵抗１
１３へ分流して流れる。よつて出力端子１２３に
は、データ信号“０”の補信号である信号“１”
が出力される。

以上のようにして、本実施例の回路は、第１の
信号入力端子１２１に入力されるデータ信号の補
信号を第２の信号入力端子１２２に入力されるタ
イミング信号で発生され、出力端子１２３へ出力
する。

第２図ａ，ｂは、スイツチ用ジヨセフソン接合
素子１０１，１０２の臨界電流値をIoとした時
の、本実施例のしきい値特性を示したものであ
る。図の縦軸は、端子１２４に注入されるゲート
電流値Igを示し、横軸は、入力端子１２２，１２
１に入力されるタイミング信号の電流It、データ
信号電流Idをそれぞれ示す。図において、ゲート
電流Ig、データ信号電流Id、タイミング信号電流
Itともスイツチ用ジヨセフソン接合素子１０１，
１０２の臨界電流値Ioで規格化して示してある。
第２図ａは、ゲート電流Igとタイミング信号電流
Itの関係、第２図ｂは、ゲート電流Igとデータ信
号電流Idの関係をそれぞれ示している。

先ず、データ信号“０”が入力された後、タイ
ミング信号が入力された時の動作しきい値を説明
する。

しきい値２０１は、電流制限ジヨセフソン接合
素子１０４の臨界電流値bIoを示す。bIo以上のタ
イミング信号電流Itは、電流制限ジヨセフソン接
合素子１０４を介して、第２のスイツチ用ジヨセ
フソン接合素子１０２の方へ注入されない。

しきい値２０２は、ゲート電流Igとタイミング
信号Itとが加算されて、第２のスイツチ用ジヨセ
フソン接合素子１０２をスイツチさせるしきい値
Ig＋It≧Ioを示したものである。bIo以上のItはジ
ヨセフソン接合素子１０２へ注入されないため、
しきい値２０２は、しきい値２０１との交点より
タイミング信号電流が大きい領域It＞bIoで一定
Ig≧（１−ｂ）Ioとなる。

しきい値２０３は、第２のスイツチ用ジヨセフ
ソン接合素子１０２がスイツチした後、入出力分
離ジヨセフソン接合素子１０３がスイツチするし
きい値Ig＋It≧ａ（１＋r₁／r₃＋r₄））Ioを示した
ものである。これは、入力抵抗r₁、負荷抵抗r₂，
r₃、ジヨセフソン接合素子１０３の臨界電流値
aIoに依存して変化する。しきい値２０４は、ゲ
ート電流のみでスイツチ用ジヨセフソン接合素子
１０１，１０２がスイツチしない条件Ig＜Ioを示
したものである。

以上の条件式において、ジヨセフソン接合素子
１０１〜１０３の非線形抵抗は、各抵抗値r₁，
r₂，r₃に対して十分大きいことを仮定し、簡単の
ため計算式から省いてある。より正確には、非線
形抵抗を考慮して各しきい値が求められる。

次にデータ信号“１”が第１の信号入力端子１
２１に入力された後、タイミング信号が入力され
た時の動作を説明する。入出力分離ジヨセフソン
接合素子１０３の臨界電流値はaIoであるので、
しきい値２０１と同様のしきい値２１１が得られ
る。

データ信号の電流Idにより第１のスイツチ用ジ
ヨセフソン接合素子１０１がスイツチするしきい
値はId≦aIoの領域でIg＋Id＞Io，Id＞aIoの領域
で一定Ig≧（１−ａ）Ioとなり、しきい値２１２
が得られる。

続いて入出力分離ジヨセフソン接合素子１０３
がスイツチするしきい値は、Ig≧（１＋r₁／r₂）aIo ＋r₁／r₂Idでしきい値２１３となる。ジヨセフソン接合素子１０１，１０３のスイツチによりゲート
電流のほとんどは負荷抵抗１１２へ流れ、ジヨセ
フソン接合素子１０２はタイミング信号Itが入力
されてもスイツチしない。ジヨセフソン接合素子
１０１に流れるゲート電流Igの最大値はIg＜Ioで
ありしきい値２０４と一致したしきい値２１４が
得られる。

以上、しきい値２０２，２０４，２１２〜２１
４に囲まれた、第２図の斜線の領域２２１，２２
２が、本実施例の動作領域となる。より正確にジ
ヨセフソン接合素子の非線形抵抗の効果を考える
と、動作領域２２１，２２２は多少縮小される。
ここで、特に問題になるのは、負荷抵抗r₂の効果
である。第２図ａに示す第１のジヨセフソン論理
回路の動作において、負荷抵抗r₂がVg／Ig（Vg
はジヨセフソン接合素子のギヤツプ電圧）より大
きく設定されると、Ig−Vg／r₂がジヨセフソン
接合素子１０２へ漏れて来る。

この漏れ電流と、続いて入力されるタイミング
信号電流によつて、スイツチ用ジヨセフソン接合
素子１０２がスイツチしない条件は、Ig−Vg／
r₂＋It＜Ioである。しきい値２０５は、この条件
Ig＋It＜Io＋Vg／r₂を示したものである。図にお
いて、しきい値２０５としきい値２０１とは、Ig
＞Ioの領域で交差している。ここで、しきい値２
０１は、It＞bIoの領域において、It＝bIoである
ことを示しているので、It＞bIoの領域のしきい
値２０５は動作特性に影響しない。即ち、しきい
値２０１としきい値２０４の交点に、しきい値２
０５を交わらせた時が、しきい値２０５が動作特
性に影響しない最大のr₂を与える条件となる。従
つて、負荷抵抗r₂をr₂＜Vg／bIoに設定すること
により、ジヨセフソン接合素子１０２に対する前
記の漏れ電流の効果を除くことができる。

以上、ジヨセフソン接合素子４個と抵抗３個か
らなる最も簡単な本実施例により、十分な動作領
域をもつて否定信号の発生が行われる。本実施例
により、回路素子数が著しく少くされ、しかも回
路素子としてインダクタンスを用いていないの
で、回路面積の大巾な縮小化が図られている。
又、第２のジヨセフソン論理回路は、電流制限ジ
ヨセフソン接合を有するが、入力抵抗が除かれて
いるので、動作領域の拡大がはかられている。一
方、第１のジヨセフソン論理回路に関しても以下
に説明するような本発明の効果がある。即ち、第
１および第２のスイツチ用ジヨセフソン接合素子
が抵抗を介さずに直接直列に接続されているた
め、初期状態おいて、第１のスイツチ用ジヨセフ
ソン接合素子の注入端の電圧は零となる。従つ
て、ゲート電流は全てスイツチ用ジヨセフソン接
合素子の方へ流れ、入出力分離ジヨセフソン接合
１０３へは漏れないので、動作マージンが拡大さ
れている。

なお、第２のジヨセフソン論理回路の入力抵抗
を除いたことは、否定回路の用いられ方から問題
ない。即ち、第２のジヨセフソン論理回路へ入力
されるタイミング信号は全ての否定回路に並列に
入力される。又、第２図ｂのしきい値特性から、
bIo以上のタイミング信号電流は、否定回路の動
作に影響しない。このことは、或る否定回路の負
荷変動により、他の否定回路へ流入するタイミン
グ信号電流Itが増大しても、他の指定回路の動作
領域は全く影響されないことを意味する。しか
も、タイミング信号は全否定回路に一勢に入力さ
れ、各否定回路を同時に動作させる。又、データ
信号による第１のジヨセフソン論理回路のスイツ
チ動作は、第２の信号入力端子へ影響を及ぼさな
いことから、否定回路から前段のタイミング信号
発生回路へ雑音が流入して、前段の回路をスイツ
チさせる故障モードは生じない。

（第２の実施例）スイツチ用ジヨセフソン接合素子を２個並列接
続した第２の実施例を第３図に示す。

第１の論理回路の第１のスイツチ用ジヨセフソ
ン接合素子３０１，３０２は、抵抗３１１〜３１
４を介して並列に接続され、第２の論理回路の第
２のスイツチ用ジヨセフソン接合素子３０３，３
０４は抵抗３１４を介して並列に接続されてい
る。入出力分離ジヨセフソン接合３０５電流制限
ジヨセフソン接合素子３０６、入力抵抗３１５、
負荷抵抗３１６，３１７は、第１の実施例と同一
の働きをする。抵抗３１１，３１２，３１３は、
端子３２４から注入されるゲート電流Igを、ジヨ
セフソン接合素子３０１，３０２へ分流するため
の抵抗である。

本実施例の回路の動作のしきい値特性を第４図
ａ，ｂに示す。第４図ａは、データ信号が“０”
の場合にタイミング信号が第１の信号入力端子３
２２に入力された時のゲート電流Igとタイミング
信号電流Itのしきい値特性である。第４図ｂは、
データ信号“１”が第１の信号入力端子３２１に
入力された時のゲート電流Igとデータ信号電流Id
のしきい値特性である。ここでスイツチ用ジヨセ
フソン接合素子３０１〜３０４の臨界電流値は、
全てIoに設定し、第４図の各軸はIoで規格化して
ある。

先ずデータ信号“０”が入力された後タイミン
グ信号が入力された時の動作を説明する。

電流制限ジヨセフソン接合素子３０６の臨界電
流値は、bIoでしきい値４０１で示される。ゲー
ト信号Igとタイミング信号電流Itとを加算して、
第２のスイツチ用ジヨセフソン接合素子３０３を
スイツチさせるしきい値は、It≦bIoの領域で
Ig／２＋It≧Ioのしきい値４０２と、It＞bIoの領
域で一定Ig≧２（１−ｂ）Ioとなるしきい値４０
７で表わせる。ジヨセフソン接合素子３０３がス
イツチするとジヨセフソン接合素子３０４は、続
いてスイツチする。次に入出力分離ジヨセフソン
接合素子３０５がスイツチするしきい値は、第１
の実施例と同じIg＋It＞ａ（１＋r₁／（r₂＋r₃））
Ioとなり、しきい値４０３で示される。しきい値
４０５は、ジヨセフソン接合素子３０３，３０４
がゲート電流のみでスイツチしない条件Ig＜2Io
である。なお、ここで、抵抗３１４の値は、ジヨ
セフソン接合素子３０３のスイツチによりジヨセ
フソン接合素子３０１，３０２がスイツチしない
ような小さな値が選ばれる。

次に、データ信号“１”が加えられた後タイミ
ング信号が入力された時の動作を第４図ｂで説明
する。この時の回路動作は、第１の実施例と同様
である。

しきい値４１１は、入出力分離ジヨセフソン接
合素子３０５の臨界電流値aIoを示す。スイツチ
用ジヨセフソン接合素子３０１がスイツチする条
件は、Id≦aIoの領域でIg／２＋Id≦Ioとなるし
きい値４１２、Id＞aIoの領域でIg≧２（１−ａ）
Ioとなるしきい値４１５で示される。しきい値４
１３は、入出力分離ジヨセフソン接合素子３０５
がスイツチする条件Ig≧（１＋r₁r₂）aIo＋r₁／r₂Id）を示し、しきい値４１４は、スイツチ用ジヨセフ
ソン接合素子３０１，３０２がゲート電流のみで
スイツチしない条件Ig＜2Ioを示している。負荷
抵抗r₂の効果により、データ信号“１”が入力さ
れてタイミング信号が入力された時スイツチ用ジ
ヨセフソン接合素子３０３がスイツチしない条件
は、（Ig−Vg／r₂）×0.5＋It＜Ioとなり第４図ａ
のしきい値４０６で示される。しきい値４０１と
しきい値４０５の交点に、この条件のしきい値４
０６を交差させた時の負荷抵抗r₂の値は、r₂＝
Vg／2bIoとなる。即ち、r2＜Vg／2bIoに選ぶこ
とにより、負荷抵抗r₂の効果を除くことができ
る。なお、抵抗３１１〜３１４は、入力抵抗r₁に
比し十分小さく設定される。

以上、第２の実施例の回路の動作領域は、しき
い値４０２，４０５，４０７、しきい値４１２，
４１４，４１５で囲まれた斜線で示される領域４
２１，４２２となる。本実施例においては、しき
い値４０３，４０４，４１３が動作領域にほとん
ど影響していない。これは、スイツチ用ジヨセフ
ソン接合素子を第２個並列的に接続し、許容最大
ゲート電流を２倍にしたことにより、本実施例
は、第１の実施例より動作領域が大幅に拡大され
ていることを示している。

第２の実施例におけるスイツチ用ジヨセフソン
接合素子の並列個数を３個以上とした構成も本発
明の他の実施例として含まれる。

本発明の回路は、スイツチ用ジヨセフソン接合
素子が抵抗を間に介さずに接続されているので、
ゲート電流はデータ信号入力端子側へ流れない。
よつて、データ信号を発生させている回路の動作
に影響与えず、データ信号を発生させている回路
を誤動作させない。

以上本発明の回路において、第２の信号入力端
子は、低インピーダンスの抵抗を介して接地され
ていない。従つて、電流制限ジヨセフソン接合素
子は、従来の抵抗結合型論理回路の入出力分離ジ
ヨセフソン接合素子が有していた入出力分離機能
を持たない。否定回路に加わるタイミング信号
が、前段の駆動回路の負荷として、多数個の否定
回路の駆動に用いられる場合においても、否定回
路の一般的な用いられ方から入出力分離は前述し
たように、問題とならない。これは、多数個の否
定回路の第２の信号入力端子が、前段の駆動回路
の負荷として並列に接続されている場合、前段の
駆動回路のスイツチにより、各否定回路がスイツ
チするが、否定回路のスイツチにより前段の駆動
回路はスイツチしないからである。即ち、本否定
回路のスイツチ用ジヨセフソン接合素子がタイミ
ング信号の入力なしでスイツチする動作マージン
が、否定回路の動作マージンより十分大きいこと
による。さらに、各回路が全てスイツチした後、
出力側から入力側へ負荷変動雑音が伝達されて
も、各否定回路は全てスイツチしているので問題
にならない。

（考案の効果）以上、本発明によれば、従来否定回路に用いら
れていたインダクタンスを除いた否定回路が実現
され、インダクタンス値による回路面積が縮小で
きない欠点が除かれ、回路の小型化が図れる。さ
らに回路の小型化による信号伝送遅延の縮小によ
り回路の高速化が図られる。従来の磁界結合によ
るジヨセフソン接合素子のスイツチの制御を除く
ことにより、一層の高速化がはかれる。さらに、
動作マージンの拡大もはかられている。

【図面の簡単な説明】

第１図は、本発明の原理を説明するための本発
明の回路の基本構成を示した図、第２図は第１の
実施例の回路のしきい値特性を示した図で、第２
図ａはタイミング信号電流Itとゲート電流Igの関
係、第２図ｂはデータ信号電流Idとゲート電流Ig
の関係を示した図、第３図は、本発明の第２の実
施例を示した回路図、第４図は、第２の実施例の
回路のしきい値特性を示した図で、第４図ａはタ
イミング信号電流Itとゲート電流Igの関係、第４
図ｂはデータ信号電流Idとゲート電流Igの関係を
示した図、第５図は、従来の２接合スクイツドを
用いたインバータ回路の回路図、第６図は従来の
タイムドインバータNOR論理回路の回路図であ
る。１０１，１０２，３０１〜３０４……スイツチ
用ジヨセフソン接合素子、１０３，３０５……入
出力分離ジヨセフソン接合素子、１０４，３０６
……電流制限ジヨセフソン接合素子、３１１〜３
１４……抵抗、１１１，３１５……入力抵抗、１
１２，１１３，３１６，３１７……負荷抵抗、１
２１，３２１……第１の信号入力端子、１２２，
３２２……第２の信号入力端子、１２３，３２３
……出力端子、１２４，３２４……ゲート電流注
入端子、Ig……ゲート電流、Id……データ信号電
流、It……タイミング信号電流、Io……スイツチ
用ジヨセフソン接合素子の臨界電流値、２０１〜
２０５，２１１〜２１４，４０１〜４０７，４１
１〜４１５……しきい値、２２１，２２２，４２
１，４２２……動作領域、５０１，５０２……２
接合スクイツド、５１１〜５１４……インダクタ
ンス、５２１〜５２４……ジヨセフソン接合素
子、５３１，５３２……負荷抵抗、５４１……デ
ータ信号入力端子、５４２……タイミング信号入
力端子、５４３……出力端子、５４４……ゲート
電流注入端子、６０１〜６０７……ジヨセフソン
接合素子、６１１〜６１８……抵抗、６１９，６
２０……入力抵抗、６２１……負荷抵抗、６３１
……データ信号入力端子、６３２……タイミング
信号入力端子、６３３……出力端子、６３４……
ゲート電流注入端子。

Claims

【特許請求の範囲】

１ゲート電流の注入端と注出端を有する少なく
とも１個の第１のスイツチ用ジヨセフソン接合素
子と、一端が前記注入端に接続され、他の一端が
第１の信号入力端子に接続された入出力分離ジヨ
セフソン接合素子と、前記第１の信号入力端子と
接地との間に接続された入力抵抗と、前記注入端
に接続された負荷抵抗とを含む第１のジヨセフソ
ン論理回路と、ゲート電流の注入端と注出端とを
有する少なくとも１個の第２のスイツチ用ジヨセ
フソン接合素子と、一端が前記第２のスイツチ用
ジヨセフソン接合素子の注入端に接続され、他の
一端が第２の信号入力端子に接続された電流制限
ジヨセフソン接合素子と前記第２のスイツチ用ジ
ヨセフソン接合素子の注入端と出力端子に接続さ
れた負荷抵抗とを含む第２のジヨセフソン論理回
路から構成され、前記第２の信号入力端子と接地
間には入力抵抗が接続されておらず、前記第１の
ジヨセフソン論理回路の少なくとも一個のスイツ
チ用ジヨセフソン接合素子と前記第２のジヨセフ
ソン論理回路の少なくとも一個のスイツチ用ジヨ
セフソン接合素子とが抵抗を介さずに直接直列接
続されるように前記第１のジヨセフソン論理回路
の注出端を前記第２のジヨセフソン論理回路の注
入端に接続し、前記第２のジヨセフソン論理回路
の注出端を接地したことを特徴とする電流制限型
ジヨセフソン抵抗結合否定回路。