JPH0446005B2 - - Google Patents
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- JPH0446005B2 JPH0446005B2 JP57188406A JP18840682A JPH0446005B2 JP H0446005 B2 JPH0446005 B2 JP H0446005B2 JP 57188406 A JP57188406 A JP 57188406A JP 18840682 A JP18840682 A JP 18840682A JP H0446005 B2 JPH0446005 B2 JP H0446005B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/62—Performing operations exclusively by counting total number of pulses ; Multiplication, division or derived operations using combined denominational and incremental processing by counters, i.e. without column shift
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- Computational Mathematics (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に周波数
特性を付加した２進数の出力デイジタル信号を得
るデイジタルフイルタに関するものである。
特性を付加した２進数の出力デイジタル信号を得
るデイジタルフイルタに関するものである。
従来例の構成とその問題点
第１図はアナログ式積分回路の従来例、第２図
はその動作説明に供する波形図である。
はその動作説明に供する波形図である。
アナログ式積分層回路の構成要素はオペアンプ
１、入力抵抗２、帰還コンデンサ３である。入力
電圧E1，E2に電位差が生じると入力抵抗２に電
流が流れ、コンデンサ３に電荷が電流されて出力
電圧E0が変化する。出力電圧E0は E1＞E2のとき電位が降下（〜t1，t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2，t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する特性を
持つている。この回路の伝達関数Ｇ（ｓ）は、 Ｇ（ｓ）＝１／ST1 (1) 但し、T1＝C1R1，C1帰還コンデンサ３の容量、
R1は入力抵抗２の抵抗値である。即ち、積分要
素としての機能を持つている。
１、入力抵抗２、帰還コンデンサ３である。入力
電圧E1，E2に電位差が生じると入力抵抗２に電
流が流れ、コンデンサ３に電荷が電流されて出力
電圧E0が変化する。出力電圧E0は E1＞E2のとき電位が降下（〜t1，t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2，t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する特性を
持つている。この回路の伝達関数Ｇ（ｓ）は、 Ｇ（ｓ）＝１／ST1 (1) 但し、T1＝C1R1，C1帰還コンデンサ３の容量、
R1は入力抵抗２の抵抗値である。即ち、積分要
素としての機能を持つている。
なお、第１図の具体回路例において、入力電圧
E1入力アナログ信号、入力電圧E2は基準アナロ
グ信号、出力電圧E0は出力アナログ信号であり、
出力アナログ信号は入力アナログ信号に積分特性
が付与された信号である。
E1入力アナログ信号、入力電圧E2は基準アナロ
グ信号、出力電圧E0は出力アナログ信号であり、
出力アナログ信号は入力アナログ信号に積分特性
が付与された信号である。
この積分回路を集積回路（IC）化する場合に
は、入出力用のピン３個と外付けのCR部品２個
を必要とし、IC化による外付け部品の削減及び
ピン数削減の妨げとなつていた。
は、入出力用のピン３個と外付けのCR部品２個
を必要とし、IC化による外付け部品の削減及び
ピン数削減の妨げとなつていた。
発明の目的
本発明は前記従来の問題点を解決するもので、
全ての構成要素をデイジタル化したデイジタルフ
イルタを提供することを目的とするものである。
全ての構成要素をデイジタル化したデイジタルフ
イルタを提供することを目的とするものである。
発明の構成
本発明は、基準値D2（固定値）の基準デイジタ
ル信号を発生する基準信号発生手段と、入力値
D1（可変値）の入力デイジタル信号と前記基準デ
イジタル信号とを入力し、前記入力値D1を前記
基準値D2と比較し、D1＞D2のとき第１の切換信
号を、D1＜D2のとき第２の切換信号を出力する
大小判別手段と、前記第１の切換信号と前記第２
の切換信号をそれぞれゲードして出力するゲート
手段と、前記ゲート手段を通過した第１の切換信
号で計数方向をアツプしまたはダウン）に、前記
ゲート手段を通過した第２の切換信号で計数方向
をダウン（またはアツプ）に設定し、かつ、クロ
ツクパルスを初段に入力する構成とし、前記計数
方向がアツプに設定されたとき前記クロツクパル
スでアツプ計数し、前記計数方向がダウンに設定
されたとき前記クロツクパルスでダウン計数し、
前記計数方向がアツプ／ダウンの何れにも設定さ
れないとき（D1＝D2のとき）前記クロツクパル
スによる計数を停止するアツプダウンカウンタ
と、前記アツプダウンカウンタの最大値を検出
し、前記ゲート手段において前記第１の切換信号
（または前記第２の切換信号）をゲートする第１
の検出手段と、前記アツプダウンカウンタの最小
値を検出し、前記ゲート手段において前記第２の
切換信号（または前記第１の切換信号）をゲート
する第２の検出信号とを備え、前記アツプダウン
カウンタより出力デイジタル信号を得るデイジタ
ルフイルタであり、比較的簡単な構成によりデイ
ジタル式積分回路を実現できるものである。
ル信号を発生する基準信号発生手段と、入力値
D1（可変値）の入力デイジタル信号と前記基準デ
イジタル信号とを入力し、前記入力値D1を前記
基準値D2と比較し、D1＞D2のとき第１の切換信
号を、D1＜D2のとき第２の切換信号を出力する
大小判別手段と、前記第１の切換信号と前記第２
の切換信号をそれぞれゲードして出力するゲート
手段と、前記ゲート手段を通過した第１の切換信
号で計数方向をアツプしまたはダウン）に、前記
ゲート手段を通過した第２の切換信号で計数方向
をダウン（またはアツプ）に設定し、かつ、クロ
ツクパルスを初段に入力する構成とし、前記計数
方向がアツプに設定されたとき前記クロツクパル
スでアツプ計数し、前記計数方向がダウンに設定
されたとき前記クロツクパルスでダウン計数し、
前記計数方向がアツプ／ダウンの何れにも設定さ
れないとき（D1＝D2のとき）前記クロツクパル
スによる計数を停止するアツプダウンカウンタ
と、前記アツプダウンカウンタの最大値を検出
し、前記ゲート手段において前記第１の切換信号
（または前記第２の切換信号）をゲートする第１
の検出手段と、前記アツプダウンカウンタの最小
値を検出し、前記ゲート手段において前記第２の
切換信号（または前記第１の切換信号）をゲート
する第２の検出信号とを備え、前記アツプダウン
カウンタより出力デイジタル信号を得るデイジタ
ルフイルタであり、比較的簡単な構成によりデイ
ジタル式積分回路を実現できるものである。
そして、以上のように全面的にデイジタル化す
ることによりコンデンサや抵抗などの外付け部品
を不要にできると共に、ICの内蔵回路とするこ
とにより入出力ピンをも削減できるものである。
ることによりコンデンサや抵抗などの外付け部品
を不要にできると共に、ICの内蔵回路とするこ
とにより入出力ピンをも削減できるものである。
実施例の説明
第３図は本発明の第１実施例であり、第４図は
その動作波形図である。
その動作波形図である。
第３図において、４は基準信号発生手段、５は
大小判別手段、６はゲート手段、７は可逆計数手
段（以下、アツプダウンカウンタという。）、８は
第１検出手段、９は第２検出手段であり、D1は
２進数の入力デイジタル信号、D2は基準信号発
生手段４で発生した２進数の基準デイジタル信
号、D3はアツプダウンカウンタ７の出力で２進
数の出力デイジタル信号、S1，S2は大小別手段５
の出力で第１，第２の切換信号、S3はクロツクパ
ルス、S4，S5はゲート手段６の出力、S6，S7は第
１、第２検出手段８，９の出力すなわち第１，第
２の検出信号である。２進数の入力デイジタル信
号D1と基準デイジタル信号D2とを大小判別手段
５の入力として大小判別を行う。大小判別手段５
の大、小を表わす第１、第２の切換信号S1，S2
は、ゲート手段６を介してクロツクパルスS3と共
にアツプダウンカウンタ７の入力とする。アツプ
ダウンカウンタ７のオーバーフロー、アンダーフ
ローを防止するために第１検出手段８、第２検出
手段９により最大値、最小値の検出を行い、第
１、第２検出手段８，９の出力すなわち第１、第
２の検出信号S6，S7により第１、第２の切換信号
S1，S2のゲート出力S4，S5を禁止するようにゲー
ト手段６を制御する構成にしている。
大小判別手段、６はゲート手段、７は可逆計数手
段（以下、アツプダウンカウンタという。）、８は
第１検出手段、９は第２検出手段であり、D1は
２進数の入力デイジタル信号、D2は基準信号発
生手段４で発生した２進数の基準デイジタル信
号、D3はアツプダウンカウンタ７の出力で２進
数の出力デイジタル信号、S1，S2は大小別手段５
の出力で第１，第２の切換信号、S3はクロツクパ
ルス、S4，S5はゲート手段６の出力、S6，S7は第
１、第２検出手段８，９の出力すなわち第１，第
２の検出信号である。２進数の入力デイジタル信
号D1と基準デイジタル信号D2とを大小判別手段
５の入力として大小判別を行う。大小判別手段５
の大、小を表わす第１、第２の切換信号S1，S2
は、ゲート手段６を介してクロツクパルスS3と共
にアツプダウンカウンタ７の入力とする。アツプ
ダウンカウンタ７のオーバーフロー、アンダーフ
ローを防止するために第１検出手段８、第２検出
手段９により最大値、最小値の検出を行い、第
１、第２検出手段８，９の出力すなわち第１、第
２の検出信号S6，S7により第１、第２の切換信号
S1，S2のゲート出力S4，S5を禁止するようにゲー
ト手段６を制御する構成にしている。
第４図により第３図の動作を説明すれば、大小
判別手段５において入力デイジタル信号D1と基
準デイジタル信号D2との大小判別で、D2に比べ
てD1の値が大か小かによりアツプダウンカウン
タ７の動作をアツプかダウン（またはダウンかア
ツプ）に切換えている。即ち、D1，D2の関係が、 D1＞D2（またはD1＜D2）ならアツプカウント
（t2〜t3，t6〜t7）， D1＝D2ならカウント停止（t1〜t2，t3〜t4）， D1＜2（またはD1＞D2）ならダウンカウント
（〜t1，t4〜t5，t8〜） する構成にしており、かつカウンタ７の計数値
が最大値に達したら（t7〜t8）アツプカウントを
停止させ、カウンタ７を状態保持し、かつ、次の
動作すなわちダウンカウントに備え、また、最小
値に達したら（t5〜t6）ダウンカウントを停止さ
せ、カウンタ７を状態保持し、かつ、次の動作す
なわちアツプカウントに備える構成にしている。
これにより積分要素の機能を付加することができ
る。(1)式の時定数T1は、 T1＝１／fCK (2) 但し、FCKはクロツクパルスS3の周波数として
求めることができる。
判別手段５において入力デイジタル信号D1と基
準デイジタル信号D2との大小判別で、D2に比べ
てD1の値が大か小かによりアツプダウンカウン
タ７の動作をアツプかダウン（またはダウンかア
ツプ）に切換えている。即ち、D1，D2の関係が、 D1＞D2（またはD1＜D2）ならアツプカウント
（t2〜t3，t6〜t7）， D1＝D2ならカウント停止（t1〜t2，t3〜t4）， D1＜2（またはD1＞D2）ならダウンカウント
（〜t1，t4〜t5，t8〜） する構成にしており、かつカウンタ７の計数値
が最大値に達したら（t7〜t8）アツプカウントを
停止させ、カウンタ７を状態保持し、かつ、次の
動作すなわちダウンカウントに備え、また、最小
値に達したら（t5〜t6）ダウンカウントを停止さ
せ、カウンタ７を状態保持し、かつ、次の動作す
なわちアツプカウントに備える構成にしている。
これにより積分要素の機能を付加することができ
る。(1)式の時定数T1は、 T1＝１／fCK (2) 但し、FCKはクロツクパルスS3の周波数として
求めることができる。
第５図は第３図のアツプダウンカウンタ７の具
体回路例である。１０はクロツクパルス入力端
子、１１はアツプ切換信号入力端子、１２はダウ
ン切換信号入力端子、１３〜１６はデイジタル信
号出力端子である。ANDゲート１７，１８及び
ORゲート１９で成る複合ゲートとフリツプフロ
ツプ２０とでアツプダウンカウンタの単位ビツト
を形成し、これを必要なビツト数だけ接続すれば
アツプダウンカウンタ７を構成できる。
体回路例である。１０はクロツクパルス入力端
子、１１はアツプ切換信号入力端子、１２はダウ
ン切換信号入力端子、１３〜１６はデイジタル信
号出力端子である。ANDゲート１７，１８及び
ORゲート１９で成る複合ゲートとフリツプフロ
ツプ２０とでアツプダウンカウンタの単位ビツト
を形成し、これを必要なビツト数だけ接続すれば
アツプダウンカウンタ７を構成できる。
第６図は第３図の動作説明に供する波形図であ
る。今、入力デイジタル信号D1が、時刻t0におい
て最小値であり、時刻t1から増加し、時刻t2で基
準デイジタル信号D2と等しくなり、時刻t3から再
び増加し、時刻t4最大値になり、時刻t6から減少
し、時刻t7でD2等しくなり、時刻t8から再び減少
し、時刻t10で最小値となり、時刻t12から増加し、
時刻t13でD2と等しくなるもなお増加し、時刻t15
で一定値となり、時刻t16から減少し、時刻t17で
D2と等しくなるもなお減少し、時刻t18で一定値
となり、時刻t19から増加し、時刻t20でD2と等し
くなるもなお増加し、時刻t21で一定値となり、
時刻t22から減少し、時刻t23でD2と等しくなるも
なお減少し、時刻t24で一定値となる場合を例に
説明する。また、基準デイジタル信号D2は入力
デイジタル信号D1の中心値である場合を示して
いる。
る。今、入力デイジタル信号D1が、時刻t0におい
て最小値であり、時刻t1から増加し、時刻t2で基
準デイジタル信号D2と等しくなり、時刻t3から再
び増加し、時刻t4最大値になり、時刻t6から減少
し、時刻t7でD2等しくなり、時刻t8から再び減少
し、時刻t10で最小値となり、時刻t12から増加し、
時刻t13でD2と等しくなるもなお増加し、時刻t15
で一定値となり、時刻t16から減少し、時刻t17で
D2と等しくなるもなお減少し、時刻t18で一定値
となり、時刻t19から増加し、時刻t20でD2と等し
くなるもなお増加し、時刻t21で一定値となり、
時刻t22から減少し、時刻t23でD2と等しくなるも
なお減少し、時刻t24で一定値となる場合を例に
説明する。また、基準デイジタル信号D2は入力
デイジタル信号D1の中心値である場合を示して
いる。
出力デイジタル信号D3は、入力デイジタル信
号D1と基準デイジタル信号D2との関係が、D1＞
D2のときアツプカウントし、D1＞D2のときダウ
ンカウントする動作例を示しており、D1＝D2と
きカウント停止する構成になつている。なお、
D1，D2，D3は夫々アナログ表示している。
号D1と基準デイジタル信号D2との関係が、D1＞
D2のときアツプカウントし、D1＞D2のときダウ
ンカウントする動作例を示しており、D1＝D2と
きカウント停止する構成になつている。なお、
D1，D2，D3は夫々アナログ表示している。
ここで入力デイジタル信号D1が前記の状態変
化をするときの各手段の出力は、夫々次のように
変化する。大小判別手段５の第１の切換信号S1
は、t3〜t7、t13〜t17，t20〜t23の期間が“Ｈ”で
他の期間が“Ｌ”となり、第２の切換信号S2はt0
〜t2，t8〜t13，t17〜t20，t23〜の期間が“Ｈ”で
他の期間が“Ｌ”となる。一方、アツプダウンカ
ウンタ７の出力デイジタル信号D3の最大値を検
出する第１検出手段８の出力S6（第１の検出信号）
は、t5〜t9の期間が“Ｌ”で他の期間が“Ｈ”と
なり、最小値を検出する第２検出手段９の出力S7
（第２の検出信号）は、t11〜t14，t25…の期間が
“Ｌ”で他の期間が“Ｈ”となる。しかるにゲー
ト手段６の出力S4は第１の切替信号S1第１の検出
信号Ｓ６によりゲートされた出力となり、t3〜
t5，t13〜t17，t20〜t23の期間が“Ｈ”で他の期間
が“Ｌ”となり、ゲート手段６の出力S5第２の切
換信号S2が第２の検出信号S7によりゲートされた
出力となり、t0〜t2，t8〜t11，t17〜t20，t23〜t25の
期間が“Ｈ”で他の期間が“Ｌ”となる。
化をするときの各手段の出力は、夫々次のように
変化する。大小判別手段５の第１の切換信号S1
は、t3〜t7、t13〜t17，t20〜t23の期間が“Ｈ”で
他の期間が“Ｌ”となり、第２の切換信号S2はt0
〜t2，t8〜t13，t17〜t20，t23〜の期間が“Ｈ”で
他の期間が“Ｌ”となる。一方、アツプダウンカ
ウンタ７の出力デイジタル信号D3の最大値を検
出する第１検出手段８の出力S6（第１の検出信号）
は、t5〜t9の期間が“Ｌ”で他の期間が“Ｈ”と
なり、最小値を検出する第２検出手段９の出力S7
（第２の検出信号）は、t11〜t14，t25…の期間が
“Ｌ”で他の期間が“Ｈ”となる。しかるにゲー
ト手段６の出力S4は第１の切替信号S1第１の検出
信号Ｓ６によりゲートされた出力となり、t3〜
t5，t13〜t17，t20〜t23の期間が“Ｈ”で他の期間
が“Ｌ”となり、ゲート手段６の出力S5第２の切
換信号S2が第２の検出信号S7によりゲートされた
出力となり、t0〜t2，t8〜t11，t17〜t20，t23〜t25の
期間が“Ｈ”で他の期間が“Ｌ”となる。
以上により、アツプダウンカウンタ７はゲート
手段６の出力S4，S5によりアツプ・ダウンの計数
方向を切換え、かつ、クロツクパルスS3を計数す
ることにより、ゲート手段６の出力S4，S5が
“Ｈ”，“Ｌ”のときアツプカウントし、“Ｌ”，
“Ｈ”のときダウンカウントし、共に“Ｌ”のと
きカウント停止するようにしている。
手段６の出力S4，S5によりアツプ・ダウンの計数
方向を切換え、かつ、クロツクパルスS3を計数す
ることにより、ゲート手段６の出力S4，S5が
“Ｈ”，“Ｌ”のときアツプカウントし、“Ｌ”，
“Ｈ”のときダウンカウントし、共に“Ｌ”のと
きカウント停止するようにしている。
以上のように切換信号S1，S2は検出信号S6，S7
によりゲートした後、アツプダウンカウンタ７の
計数方向を切換える切換信号として用いているか
ら、アツプダウンカウンタ７がアツプカウントし
て最大値になつたら計数停止して次のダウンカウ
ントに備え、また、ダウンカウントして最小値に
なつたら計数停止して次のアツプカウントに備え
ることができ、オーバーフロー、アンダーフロー
を防止することができる。
によりゲートした後、アツプダウンカウンタ７の
計数方向を切換える切換信号として用いているか
ら、アツプダウンカウンタ７がアツプカウントし
て最大値になつたら計数停止して次のダウンカウ
ントに備え、また、ダウンカウントして最小値に
なつたら計数停止して次のアツプカウントに備え
ることができ、オーバーフロー、アンダーフロー
を防止することができる。
なお、出力S6，S7を入替えると供に出力S4，S5
を入替えるとアツプダウンカウンタ７の動作を逆
にすることができる。これは端に極性だけの問題
であり、何れをも採用し得る。また、基準信号発
生手段４は特にゲート回路等を必要とせず、単に
“Ｈ”が“Ｌ”かの固定した２進数のデイジタル
信号を発生させるだけで済ませることができる。
を入替えるとアツプダウンカウンタ７の動作を逆
にすることができる。これは端に極性だけの問題
であり、何れをも採用し得る。また、基準信号発
生手段４は特にゲート回路等を必要とせず、単に
“Ｈ”が“Ｌ”かの固定した２進数のデイジタル
信号を発生させるだけで済ませることができる。
発明の効果
本発明のデイジタルフイルタは基準信号発生手
段４、大小判別手段５、ゲート手段６、可逆計数
手段（アツプダウンカウンタ）７、第１、第２検
出手段８，９を設けるだけの簡単な構成により、
積分要素の機能を持つたデイジタルフイルタを提
供することができ、またアツプダウンカウンタ７
はクロツクパルスS3を常にカウンタの初段に入力
する構成とし、かつ大小判別手段５はD1＝D2の
ときのみアツプダウンカウンタ７の計数を停止さ
せる構成としているため、クロツクパルスS3に同
期し連続した計数出力（積分出力D3がアツプダ
ウンカウンタ７から得られる。さらに、アツプダ
ウンカウンタ７の計数停止はD1＝D2の一点だけ
であり「不感帯」がないため、アナログ式積分回
路の動作をそのままデイジタル回路で実現でき
る。そしてIC化したときの外付部品を不要にで
きると共にICの内蔵回路とすることにより入出
力ピンも不要にできるなど、その実用的効果は大
である。
段４、大小判別手段５、ゲート手段６、可逆計数
手段（アツプダウンカウンタ）７、第１、第２検
出手段８，９を設けるだけの簡単な構成により、
積分要素の機能を持つたデイジタルフイルタを提
供することができ、またアツプダウンカウンタ７
はクロツクパルスS3を常にカウンタの初段に入力
する構成とし、かつ大小判別手段５はD1＝D2の
ときのみアツプダウンカウンタ７の計数を停止さ
せる構成としているため、クロツクパルスS3に同
期し連続した計数出力（積分出力D3がアツプダ
ウンカウンタ７から得られる。さらに、アツプダ
ウンカウンタ７の計数停止はD1＝D2の一点だけ
であり「不感帯」がないため、アナログ式積分回
路の動作をそのままデイジタル回路で実現でき
る。そしてIC化したときの外付部品を不要にで
きると共にICの内蔵回路とすることにより入出
力ピンも不要にできるなど、その実用的効果は大
である。
第１図は積分回路の従来構成を示すブロツク
図、第２図はその動作波形図、第３図は本発明の
１実施例のデイジタルフイルタのブロツク図、第
４図はその動作波形図、第５図はアツプダウンカ
ウンタの具体回路図、第６図は第３図の動作波形
図である。 ４……基準信号発生手段、５……大小判別手
段、６……ゲート手段、７……可逆計数手段（ア
ツプダウンカウンタ）、８……第１の検出手段、
９……第２の検出手段。
図、第２図はその動作波形図、第３図は本発明の
１実施例のデイジタルフイルタのブロツク図、第
４図はその動作波形図、第５図はアツプダウンカ
ウンタの具体回路図、第６図は第３図の動作波形
図である。 ４……基準信号発生手段、５……大小判別手
段、６……ゲート手段、７……可逆計数手段（ア
ツプダウンカウンタ）、８……第１の検出手段、
９……第２の検出手段。
Claims (1)
- 【特許請求の範囲】 １ 基準値D2（固定値）の基準デイジタル信号を
発生する基準信号発生手段と、 入力値D1（可変値）の入力デイジタル信号と前
記基準デイジタル信号とを入力し、前記入力値
D1を前記基準値D2と比較し、D1＞D2のとき第１
の切換信号を、D1＜D2のとき第２の切換信号を
出力する大小判別手段と、 前記第１の切換信号と前記第２の切換信号をそ
れぞれゲードして出力するゲート手段と、 前記ゲート手段を通過した第１の切換信号で計
数方向をアツプ（またはダウン）に、前記ゲート
手段を通過した第２の切換信号で計数方向をダウ
ン（またはアツプ）に設定し、かつクロツクパル
スを初段に入力する構成とし、前記計数方向がア
ツプに設定されたとき前記クロツクパルスでアツ
プ計数し、前記計数方向がダウンに設定されたと
き前記クロツクパルスでダウン計数し、前記計数
方向がアツプ／ダウンの何れにも設定されないと
き（D1＝D2のとき）前記クロツクパルスによる
計数を停止するアツプダウンカウンタと、 前記アツプダウンカウンタの最大値を検出し、
前記ゲート手段において前記第１の切換信号（ま
たは前記第２の切換信号）をゲートする第１の検
出手段と、 前記アツプダウンカウンタの最小値を検出し、
前記ゲート手段において前記第２の切換信号（ま
たは前記第１の切換信号）をゲートする第２の検
出手段とを備え、 前記アツプダウンカウンタより出力デイジタル
信号を得るように構成してなるデイジタルフイル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188406A JPS5977716A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188406A JPS5977716A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977716A JPS5977716A (ja) | 1984-05-04 |
| JPH0446005B2 true JPH0446005B2 (ja) | 1992-07-28 |
Family
ID=16223085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188406A Granted JPS5977716A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977716A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019167B2 (ja) * | 1975-06-27 | 1985-05-15 | 三菱電機株式会社 | デイジタル・フイルタ |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
| JPS57121317A (en) * | 1981-01-20 | 1982-07-28 | Ricoh Elemex Corp | Digital band pass filter |
-
1982
- 1982-10-27 JP JP57188406A patent/JPS5977716A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977716A (ja) | 1984-05-04 |
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