JPH0140530B2 - - Google Patents
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- JPH0140530B2 JPH0140530B2 JP58030419A JP3041983A JPH0140530B2 JP H0140530 B2 JPH0140530 B2 JP H0140530B2 JP 58030419 A JP58030419 A JP 58030419A JP 3041983 A JP3041983 A JP 3041983A JP H0140530 B2 JPH0140530 B2 JP H0140530B2
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- Japan
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- capacitor
- output
- switch
- turned
- switches
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＡ／Ｄ変換回路やサンプル・ホールド
回路など、デイジタル回路の入出力部分に用いら
れるインタフエース回路の改良に関するものであ
る。
回路など、デイジタル回路の入出力部分に用いら
れるインタフエース回路の改良に関するものであ
る。
ここでは従来のインタフエース回路の例として
Ａ／Ｄ変換器の場合について説明する。
Ａ／Ｄ変換器の場合について説明する。
第１図は従来の縦続型Ａ／Ｄ変換器に用いられ
る１ビツトＡ／Ｄ変換器である。入力信号VINが
入力端子１に加えられると、サンプル・ホールド
回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・ホ
ールドされ、この保持された電圧VH（＝VIN）と
基準電圧VR／２は比較回路３で比較される。VH
＜VR／２のとき比較回路３の出力V0Dはローレベ
ルＬとなりスイツチS1を閉、S2を開とし演算増
幅器４からV0A＝2VH＝2VINを出力する。VH＞
VR／２のとき比較回路３の出力V0Dはハイレベル
(H)となり、スイツチＳ１を開、Ｓ２を閉とし演算
増幅器４からVOA＝2VH−VR＝2VIN−VRを出力す
る。第２図は演算増幅器４からの剰余出力VOAと
入力信号VINとの関係を図示したものである。す
なわち入力信号VINを基準電圧VR／２と比較して
１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示すビツトＡ／Ｄ
変換器を複数段縦続接続して前段の剰余出力を後
段の入力とすれば、各段からの１ビツト出力（比
較出力）の組合わせは複数ビツトのＡ／Ｄ変換出
力を構成する。
る１ビツトＡ／Ｄ変換器である。入力信号VINが
入力端子１に加えられると、サンプル・ホールド
回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・ホ
ールドされ、この保持された電圧VH（＝VIN）と
基準電圧VR／２は比較回路３で比較される。VH
＜VR／２のとき比較回路３の出力V0Dはローレベ
ルＬとなりスイツチS1を閉、S2を開とし演算増
幅器４からV0A＝2VH＝2VINを出力する。VH＞
VR／２のとき比較回路３の出力V0Dはハイレベル
(H)となり、スイツチＳ１を開、Ｓ２を閉とし演算
増幅器４からVOA＝2VH−VR＝2VIN−VRを出力す
る。第２図は演算増幅器４からの剰余出力VOAと
入力信号VINとの関係を図示したものである。す
なわち入力信号VINを基準電圧VR／２と比較して
１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示すビツトＡ／Ｄ
変換器を複数段縦続接続して前段の剰余出力を後
段の入力とすれば、各段からの１ビツト出力（比
較出力）の組合わせは複数ビツトのＡ／Ｄ変換出
力を構成する。
ところが第１図に示すような１ビツトＡ／Ｄ変
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点もありIC化も難しい。
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点もありIC化も難しい。
また出力データのビツト数を増すにつれて構成
素子数が増えて構成が複雑になるという欠点もあ
る。
素子数が増えて構成が複雑になるという欠点もあ
る。
Ａ／Ｄ変換方式として最も一般的な逐次比較形
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ｄ／Ａ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れてこれらの数が増え、また高精度が要求される
ようになる。
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ｄ／Ａ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れてこれらの数が増え、また高精度が要求される
ようになる。
このように高精度のＡ／Ｄ変換器に代表される
ように、インタフエース回路にはそのキーコンポ
ーネントに高精度で高価なものが多数要求される
ことが多く、したがつてIC化が難しいという問
題点があつた。
ように、インタフエース回路にはそのキーコンポ
ーネントに高精度で高価なものが多数要求される
ことが多く、したがつてIC化が難しいという問
題点があつた。
本発明は上記の問題点を解決するためになされ
たもので、使用する高精度部品が少なく、IC化
の容易なインタフエース回路を実現することを目
的とする。
たもので、使用する高精度部品が少なく、IC化
の容易なインタフエース回路を実現することを目
的とする。
上記の目的を達成するために本発明に係るイン
タフエース回路の第１の要旨とするところは、一
端同士が互いに接続する第１、第２のキヤパシタ
と、この第１、第２のキヤパシタの接続点にその
入力端子が接続する反転増幅器と、基準電圧と前
記第１のキヤパシタの他端との間に接続する第１
のスイツチと、入力電圧と前記第１のキヤパシタ
の他端との間に接続する第２のスイツチと、コモ
ンと前記第１のキヤパシタの他端との間に接続す
る第３のスイツチと、コモンと前記第２のキヤパ
シタの他端との間に接続する第４のスイツチと、
前記反転増幅器の出力端子と前記第１のキヤパシ
タの他端との間に接続する第５のスイツチと、前
記反転増幅器の入力端子と出力端子の間に接続す
る第６のスイツチと、前記反転増幅器の出力端子
と前記第２のキヤパシタの他端との間に接続する
第７のスイツチと、上記各スイツチの開閉を制御
する制御回路とを備え、制御回路からの開閉信号
により第２、第４、第６のスイツチをオンにして
入力電圧を第１のキヤパシタに保持し、第３、第
７のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第１、第７のス
イツチをオンにして基準電圧を第１のキヤパシタ
に保持し、第３、第６のスイツチをオンにして第
１のキヤパシタをリセツトし、第４、第５のスイ
ツチをオンにして第２のキヤパシタの電荷を第１
のキヤパシタに転送することにより、入力電圧と
基準電圧の間で加減算を行うように構成したこと
を特徴とする点に存する。
タフエース回路の第１の要旨とするところは、一
端同士が互いに接続する第１、第２のキヤパシタ
と、この第１、第２のキヤパシタの接続点にその
入力端子が接続する反転増幅器と、基準電圧と前
記第１のキヤパシタの他端との間に接続する第１
のスイツチと、入力電圧と前記第１のキヤパシタ
の他端との間に接続する第２のスイツチと、コモ
ンと前記第１のキヤパシタの他端との間に接続す
る第３のスイツチと、コモンと前記第２のキヤパ
シタの他端との間に接続する第４のスイツチと、
前記反転増幅器の出力端子と前記第１のキヤパシ
タの他端との間に接続する第５のスイツチと、前
記反転増幅器の入力端子と出力端子の間に接続す
る第６のスイツチと、前記反転増幅器の出力端子
と前記第２のキヤパシタの他端との間に接続する
第７のスイツチと、上記各スイツチの開閉を制御
する制御回路とを備え、制御回路からの開閉信号
により第２、第４、第６のスイツチをオンにして
入力電圧を第１のキヤパシタに保持し、第３、第
７のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第１、第７のス
イツチをオンにして基準電圧を第１のキヤパシタ
に保持し、第３、第６のスイツチをオンにして第
１のキヤパシタをリセツトし、第４、第５のスイ
ツチをオンにして第２のキヤパシタの電荷を第１
のキヤパシタに転送することにより、入力電圧と
基準電圧の間で加減算を行うように構成したこと
を特徴とする点に存する。
本発明に係るインタフエース回路の第２のの要
旨とするところは、下記の(イ)のように構成した１
ビツトＡ／Ｄ変換回路と、入力信号または前記１
ビツトＡ／Ｄ変換回路の剰余出力に関連する信号
を入力し、その出力信号が前記Ａ／Ｄ変換回路の
入力電圧となるサンプルホールド回路とからな
り、出力ビツト数に対応した回数繰返して変換す
ることにより、その各比較出力から複数ビツトの
Ａ／Ｄ変換出力を得るように構成したことを特徴
とする点に存する。
旨とするところは、下記の(イ)のように構成した１
ビツトＡ／Ｄ変換回路と、入力信号または前記１
ビツトＡ／Ｄ変換回路の剰余出力に関連する信号
を入力し、その出力信号が前記Ａ／Ｄ変換回路の
入力電圧となるサンプルホールド回路とからな
り、出力ビツト数に対応した回数繰返して変換す
ることにより、その各比較出力から複数ビツトの
Ａ／Ｄ変換出力を得るように構成したことを特徴
とする点に存する。
(イ) 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、基
準電圧と前記第１のキヤパシタの他端との間に
接続する第１のスイツチと、入力電圧と前記第
１のキヤパシタの他端との間に接続する第２の
スイツチと、コモンと前記第１のキヤパシタの
他端との間に接続する第３のスイツチと、コモ
ンと前記第２のキヤパシタの他端との間に接続
する第４のスイツチと、前記反転増幅器の出力
端子と前記第１のキヤパシタの他端との間に接
続する第５のスイツチと、前記反転増幅器の入
力端子と出力端子の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記第２の
キヤパシタの他端との間に接続する第７のスイ
ツチと、上記各スイツチの開閉を制御する制御
回路とを備え、制御回路からの開閉信号により
第２、第４、第６のスイツチをオンにして入力
電圧を第１のキヤパシタに保持し、第３、第７
のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第２、第６の
スイツチをオンにして入力電圧を第１のキヤパ
シタに保持し、第４、第５のスイツチをオンに
して第２のキヤパシタの電荷を第１のキヤパシ
タに転送し、第１のスイツチをオンにして反転
増幅器から比較出力を発生し、前記比較出力に
対応して異なるスイツチをオンにして剰余出力
を発生するように構成した１ビツトＡ／Ｄ変換
回路。
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、基
準電圧と前記第１のキヤパシタの他端との間に
接続する第１のスイツチと、入力電圧と前記第
１のキヤパシタの他端との間に接続する第２の
スイツチと、コモンと前記第１のキヤパシタの
他端との間に接続する第３のスイツチと、コモ
ンと前記第２のキヤパシタの他端との間に接続
する第４のスイツチと、前記反転増幅器の出力
端子と前記第１のキヤパシタの他端との間に接
続する第５のスイツチと、前記反転増幅器の入
力端子と出力端子の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記第２の
キヤパシタの他端との間に接続する第７のスイ
ツチと、上記各スイツチの開閉を制御する制御
回路とを備え、制御回路からの開閉信号により
第２、第４、第６のスイツチをオンにして入力
電圧を第１のキヤパシタに保持し、第３、第７
のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第２、第６の
スイツチをオンにして入力電圧を第１のキヤパ
シタに保持し、第４、第５のスイツチをオンに
して第２のキヤパシタの電荷を第１のキヤパシ
タに転送し、第１のスイツチをオンにして反転
増幅器から比較出力を発生し、前記比較出力に
対応して異なるスイツチをオンにして剰余出力
を発生するように構成した１ビツトＡ／Ｄ変換
回路。
本発明に係るインタフエース回路の第３の要旨
とするところは、各段の剰余出力を次段の入力電
圧として出力ビツト数に対応した数縦続接続した
下記(イ)の１ビツトＡ／Ｄ変換回路と、前記各１ビ
ツトＡ／Ｄ変換回路の各スイツチの開閉を制御す
る制御回路とを備え、前記第１ビツトＡ／Ｄ変換
回路の比較出力から複数ビツトのＡ／Ｄ変換出力
を得るようにしたことを特徴とする点に存する。
とするところは、各段の剰余出力を次段の入力電
圧として出力ビツト数に対応した数縦続接続した
下記(イ)の１ビツトＡ／Ｄ変換回路と、前記各１ビ
ツトＡ／Ｄ変換回路の各スイツチの開閉を制御す
る制御回路とを備え、前記第１ビツトＡ／Ｄ変換
回路の比較出力から複数ビツトのＡ／Ｄ変換出力
を得るようにしたことを特徴とする点に存する。
(イ) 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、基
準電圧と前記第１のキヤパシタの他端との間に
接続する第１のスイツチと、入力電圧と前記第
１のキヤパシタの他端との間に接続する第２の
スイツチと、コモンと前記第１のキヤパシタの
他端との間に接続する第３のスイツチと、コモ
ンと前記第２のキヤパシタの他端との間に接続
する第４のスイツチと、前記反転増幅器の出力
端子と前記第１のキヤパシタの他端との間に接
続する第５のスイツチと、前記反転増幅器の入
力端子と出力端子の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記第２の
キヤパシタの他端との間に接続する第７のスイ
ツチとを備え、制御回路からの開閉信号により
第２、第４、第６のスイツチをオンにして入力
電圧を第１のキヤパシタに保持し、第３、第７
のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第２、第６の
スイツチをオンにして入力電圧を第１のキヤパ
シタに保持し、第４、第５のスイツチをオンに
して第２のキヤパシタの電荷を第１のキヤパシ
タに転送し、第１のスイツチをオンにして反転
増幅器から比較出力を発生し、前記比較出力に
対応して異なるスイツチをオンにして剰余出力
を発生するように構成した１ビツトＡ／Ｄ変換
回路。
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、基
準電圧と前記第１のキヤパシタの他端との間に
接続する第１のスイツチと、入力電圧と前記第
１のキヤパシタの他端との間に接続する第２の
スイツチと、コモンと前記第１のキヤパシタの
他端との間に接続する第３のスイツチと、コモ
ンと前記第２のキヤパシタの他端との間に接続
する第４のスイツチと、前記反転増幅器の出力
端子と前記第１のキヤパシタの他端との間に接
続する第５のスイツチと、前記反転増幅器の入
力端子と出力端子の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記第２の
キヤパシタの他端との間に接続する第７のスイ
ツチとを備え、制御回路からの開閉信号により
第２、第４、第６のスイツチをオンにして入力
電圧を第１のキヤパシタに保持し、第３、第７
のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第２、第６の
スイツチをオンにして入力電圧を第１のキヤパ
シタに保持し、第４、第５のスイツチをオンに
して第２のキヤパシタの電荷を第１のキヤパシ
タに転送し、第１のスイツチをオンにして反転
増幅器から比較出力を発生し、前記比較出力に
対応して異なるスイツチをオンにして剰余出力
を発生するように構成した１ビツトＡ／Ｄ変換
回路。
以下図面を用いて本発明を説明する。
第３図は本発明に係るインタフエース回路の実
施例を示す電気回路図である。主回路３０におい
て、３１は基準電圧VRが加えられる基準電圧端
子、Ｓ３１はこの基準電圧端子３１にその一端が
接続するスイツチ、３２は入力信号V1Nが加えら
れる入力端子、Ｓ３２はこの入力端子３２にその
一端が接続するスイツチ、Ｓ３３はその一端がコ
モンに接続するスイツチ、Ｃ１は前記各スイツチ
Ｓ３１，Ｓ３２，Ｓ３３の他端がその一端に接続
するキヤパシタ、Ｓ３４はその一端がコモンに接
続するスイツチ、Ｃ２はこのスイツチＳ３４の他
端がその一端に接続するキヤパシタ、３３は前記
キヤパシタＣ１，Ｃ２の他端がその入力端子に接
続する反転増幅器で例えばインバータなどを用い
ることができる。Ｓ３５はこの反転増幅器３３の
出力端子がその一端に接続し前記キヤパシタＣ１
の一端がその他端に接続するスイツチ、Ｓ３６は
前記反転増幅器３３の出力端子にその一端が接続
し前記反転増幅器３３の入力端子にその他端が接
続するスイツチ、Ｓ３７は前記反転増幅器３３の
出力端子がその一端に接続し前記キヤパシタＣ２
の一端がその他端に接続するスイツチ、３４は前
記反転増幅器３３からの剰余出力VOを外部へ送
出する出力端子である。３５は外部からのクロツ
ク及び前記反転増幅器３３からの比較出力Vcを
入力して前記各スイツチＳ３１〜Ｓ３７の開閉を
制御するための制御信号を発生する制御回路であ
る。
施例を示す電気回路図である。主回路３０におい
て、３１は基準電圧VRが加えられる基準電圧端
子、Ｓ３１はこの基準電圧端子３１にその一端が
接続するスイツチ、３２は入力信号V1Nが加えら
れる入力端子、Ｓ３２はこの入力端子３２にその
一端が接続するスイツチ、Ｓ３３はその一端がコ
モンに接続するスイツチ、Ｃ１は前記各スイツチ
Ｓ３１，Ｓ３２，Ｓ３３の他端がその一端に接続
するキヤパシタ、Ｓ３４はその一端がコモンに接
続するスイツチ、Ｃ２はこのスイツチＳ３４の他
端がその一端に接続するキヤパシタ、３３は前記
キヤパシタＣ１，Ｃ２の他端がその入力端子に接
続する反転増幅器で例えばインバータなどを用い
ることができる。Ｓ３５はこの反転増幅器３３の
出力端子がその一端に接続し前記キヤパシタＣ１
の一端がその他端に接続するスイツチ、Ｓ３６は
前記反転増幅器３３の出力端子にその一端が接続
し前記反転増幅器３３の入力端子にその他端が接
続するスイツチ、Ｓ３７は前記反転増幅器３３の
出力端子がその一端に接続し前記キヤパシタＣ２
の一端がその他端に接続するスイツチ、３４は前
記反転増幅器３３からの剰余出力VOを外部へ送
出する出力端子である。３５は外部からのクロツ
ク及び前記反転増幅器３３からの比較出力Vcを
入力して前記各スイツチＳ３１〜Ｓ３７の開閉を
制御するための制御信号を発生する制御回路であ
る。
第４図は上記のような構成のインタフエース回
路を１ビツトＡ／Ｄ変換器として動作させる場合
の模様を示す動作説明図である。以下各動作ステ
ツプを示す第４図Ａ〜Ｊにもとづいて動作を説明
する。
路を１ビツトＡ／Ｄ変換器として動作させる場合
の模様を示す動作説明図である。以下各動作ステ
ツプを示す第４図Ａ〜Ｊにもとづいて動作を説明
する。
(A) 最初にスイツチＳ３２，Ｓ３４，Ｓ３６のみ
がオンとなる。反転増幅器３３の入力電圧Va
は、反転増幅器３３のオフセツト（またはしき
い電圧）VTと等しくなるので、キヤパシタＣ
１，Ｃ２の端子電圧V1、V2はそれぞれ次のよ
うに（充電されて）なる。
がオンとなる。反転増幅器３３の入力電圧Va
は、反転増幅器３３のオフセツト（またはしき
い電圧）VTと等しくなるので、キヤパシタＣ
１，Ｃ２の端子電圧V1、V2はそれぞれ次のよ
うに（充電されて）なる。
V1＝VIN−VT
V2＝VT
(B) 次にスイツチＳ３３，Ｓ３７のみがオンとな
る。V1が−VTとなるので電荷VIN・C1がキヤ
パシタＣ２に移送されV2＝VT−VIC1／C2とな
る。
る。V1が−VTとなるので電荷VIN・C1がキヤ
パシタＣ２に移送されV2＝VT−VIC1／C2とな
る。
(C) スイツチＳ３２，Ｓ３６のみがオンとなる。
ここで再びキヤパシタＣ１に入力VINが加えら
れ、V1＝VIH−VTとなる。キヤパシタＣ２はホ
ールド状態となり(B)における値をそのまま保持
する。
ここで再びキヤパシタＣ１に入力VINが加えら
れ、V1＝VIH−VTとなる。キヤパシタＣ２はホ
ールド状態となり(B)における値をそのまま保持
する。
(D) スイツチＳ３４，Ｓ３５のみがオンとなる。
V2は再びVTとなるので(B)で移送された電荷が
キヤパシタＣ１に戻り、v1＝2VIH−VTとなる。
V2は再びVTとなるので(B)で移送された電荷が
キヤパシタＣ１に戻り、v1＝2VIH−VTとなる。
(E) スイツチＳ３１のみがオンとなる。このとき
反転増幅器Ａは比較器として動作し、その入力
電圧Vaは Va＝VR−V1＝VR−2VIN＋VT となる。オフセツト電圧VTよりもVaが大きい
とき、すなわちVIN＜VR／２のとき出力VO（＝
Vc）はＬ、この逆のときは出力VO（＝Vc）は
Ｈとなつて、１ビツトのＡ／Ｄ変換出力が得ら
れる。
反転増幅器Ａは比較器として動作し、その入力
電圧Vaは Va＝VR−V1＝VR−2VIN＋VT となる。オフセツト電圧VTよりもVaが大きい
とき、すなわちVIN＜VR／２のとき出力VO（＝
Vc）はＬ、この逆のときは出力VO（＝Vc）は
Ｈとなつて、１ビツトのＡ／Ｄ変換出力が得ら
れる。
VIN＜VR／２のときは下記の(F)のステツプを
実行し、VIN≧VR／２のときは(G)〜(J)の各ステ
ツプを実行する。
実行し、VIN≧VR／２のときは(G)〜(J)の各ステ
ツプを実行する。
(F) VIN＜VR／２の場合で、スイツチS35のみオ
ンとなる。この結果出力VO＝VT＋v1＝2VINの
剰余出力が得られる。
ンとなる。この結果出力VO＝VT＋v1＝2VINの
剰余出力が得られる。
(G) VIN≧VR／２の場合に(J)まで続行するプロセ
スで、まずスイツチＳ３３，Ｓ３７のみオンと
なる。v1＝−VTとなるので、キヤパシタＣ１
の電荷2VINC1はキヤパシタＣ２に移送され、
v2＝VT−2VINC1／C2となる。
スで、まずスイツチＳ３３，Ｓ３７のみオンと
なる。v1＝−VTとなるので、キヤパシタＣ１
の電荷2VINC1はキヤパシタＣ２に移送され、
v2＝VT−2VINC1／C2となる。
(H) 次にスイツチＳ３１，Ｓ３７のみオンとな
る。
る。
V1＝VR−VTとなるので電荷C1VRがキヤパシ
タＣ２から移送される。この結果v2＝VT−
（2VIN−VR）C1／C2となる。
タＣ２から移送される。この結果v2＝VT−
（2VIN−VR）C1／C2となる。
(I) スイツチＳ３３，Ｓ３６のみをオンとする。
キヤパシタＣ１がリセツトされv1＝−VTとな
る。キヤパシタＣ２はホールド状態となり(H)に
おける電荷をそのまま保持する。
キヤパシタＣ１がリセツトされv1＝−VTとな
る。キヤパシタＣ２はホールド状態となり(H)に
おける電荷をそのまま保持する。
(J) スイツチＳ３４，Ｓ３５のみをオンとする。
v2＝VTとなるので、キヤパシタＣ２の電荷−
（2VIN−VR）C1がキヤパシタＣ１に移送され
る。この結果、出力VOは、VO＝VT＋v1＝VT＋
2VIN−VR−VT＝2VIN−VRとなる。すなわち、
VIN≧VR／２の場合には2VIN−VRの剰余出力が
得られる。
v2＝VTとなるので、キヤパシタＣ２の電荷−
（2VIN−VR）C1がキヤパシタＣ１に移送され
る。この結果、出力VOは、VO＝VT＋v1＝VT＋
2VIN−VR−VT＝2VIN−VRとなる。すなわち、
VIN≧VR／２の場合には2VIN−VRの剰余出力が
得られる。
このような構成の１ビツトＡ／Ｄ変換器におい
て反転増幅器のオフセツト（またはしきい電圧）
は原理的に、出力の精度に影響しないので、イン
バータのように簡単なものを用いることができ
る。また（高精度）抵抗を全く用いずに剰余出力
を得ることができる。さらにキヤパシタＣ１，Ｃ
２の値は原理的に精度に影響せずマツチングは不
要である。キヤパシタを用いた方式なので平衡状
態では電流が流れないため、スイツチのオン抵抗
による誤差も生じない。また１つの反転増幅器
で、ホールド・アンプ、比較器を兼用でき、回路
構成が簡単で高精度部品が不要なのでIC化に向
くという利点もある。
て反転増幅器のオフセツト（またはしきい電圧）
は原理的に、出力の精度に影響しないので、イン
バータのように簡単なものを用いることができ
る。また（高精度）抵抗を全く用いずに剰余出力
を得ることができる。さらにキヤパシタＣ１，Ｃ
２の値は原理的に精度に影響せずマツチングは不
要である。キヤパシタを用いた方式なので平衡状
態では電流が流れないため、スイツチのオン抵抗
による誤差も生じない。また１つの反転増幅器
で、ホールド・アンプ、比較器を兼用でき、回路
構成が簡単で高精度部品が不要なのでIC化に向
くという利点もある。
なお、キヤパシタＣ１の前（点Ｐ）にバツフア
を挿入することにより入力部分に接続する外部回
路からの充電時間を短かくすることができる（入
力インピーダンスの改善）。
を挿入することにより入力部分に接続する外部回
路からの充電時間を短かくすることができる（入
力インピーダンスの改善）。
第５図は本発明の第２の実施例を示すブロツク
図で、第３図の１ビツトＡ／Ｄ変換回路を循環的
に繰返し動作させることにより複数ビツトのＡ／
Ｄ変換器を構成したものである。図において５１
は入力信号VINが加えられる入力端子、Ｓ５１は
この入力端子５１にその一端が接続するスイツ
チ、５２はこのスイツチＳ５１の他端がその入力
端子に接続するサンプル・ホールド回路、３０は
このＳ／Ｈ回路５２の出力をその入力とする１ビ
ツトＡ／Ｄ変換回路の主回路（第３図参照）、Ｓ
５２はこの主回路３０からの剰余出力VOがその
一端に加わりその他端が前記Ｓ／Ｈ回路５２の入
力に接続するスイツチ、５３は前記主回路３０か
らの比較出力Vcおよび外部からのクロツクを入
力してＳ５１，Ｓ５２を含む各スイツチへの制御
信号および複数ビツトのデータ出力DO〜Dn-1（ｎ
ビツトの場合）を発生する制御回路である。
図で、第３図の１ビツトＡ／Ｄ変換回路を循環的
に繰返し動作させることにより複数ビツトのＡ／
Ｄ変換器を構成したものである。図において５１
は入力信号VINが加えられる入力端子、Ｓ５１は
この入力端子５１にその一端が接続するスイツ
チ、５２はこのスイツチＳ５１の他端がその入力
端子に接続するサンプル・ホールド回路、３０は
このＳ／Ｈ回路５２の出力をその入力とする１ビ
ツトＡ／Ｄ変換回路の主回路（第３図参照）、Ｓ
５２はこの主回路３０からの剰余出力VOがその
一端に加わりその他端が前記Ｓ／Ｈ回路５２の入
力に接続するスイツチ、５３は前記主回路３０か
らの比較出力Vcおよび外部からのクロツクを入
力してＳ５１，Ｓ５２を含む各スイツチへの制御
信号および複数ビツトのデータ出力DO〜Dn-1（ｎ
ビツトの場合）を発生する制御回路である。
このような構成のＡ／Ｄ変換器の動作は次のよ
うになる。スイツチＳ５１のオン動作によりまず
入力信号VINがＳ／Ｈ回路５２に保持される。次
に入力VINは主回路３０に加えられ第１ビツト
（MSB）のＡ／Ｄ変換出力および剰余出力を発生
する。この剰余出力はスイツチＳ５２のオン動作
によりＳ／Ｈ回路５２に保持され、以下同様に必
要ビツト数（ｎ）だけ上記の手順を繰り返してデ
ータ出力（Ａ／Ｄ変換出力）DO〜Dn-1を得る。
但し第２ビツト目以降では第４図のＡのステツプ
は不要（前回の変換の最終ステツプでキヤパシタ
Ｃ１に保持された電圧をそのまま用いればよいか
ら）となり、Ｓ／Ｈ回路５２からの値は(C)のステ
ツプにおいてのみ用いられる。
うになる。スイツチＳ５１のオン動作によりまず
入力信号VINがＳ／Ｈ回路５２に保持される。次
に入力VINは主回路３０に加えられ第１ビツト
（MSB）のＡ／Ｄ変換出力および剰余出力を発生
する。この剰余出力はスイツチＳ５２のオン動作
によりＳ／Ｈ回路５２に保持され、以下同様に必
要ビツト数（ｎ）だけ上記の手順を繰り返してデ
ータ出力（Ａ／Ｄ変換出力）DO〜Dn-1を得る。
但し第２ビツト目以降では第４図のＡのステツプ
は不要（前回の変換の最終ステツプでキヤパシタ
Ｃ１に保持された電圧をそのまま用いればよいか
ら）となり、Ｓ／Ｈ回路５２からの値は(C)のステ
ツプにおいてのみ用いられる。
このような構成のＡ／Ｄ変換器は、前記第１の
実施例の各特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を簡単な構成で実現できる
という利点を有する。また手順の繰返しを増やす
だけでビツト数を容易に拡張することができる。
実施例の各特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を簡単な構成で実現できる
という利点を有する。また手順の繰返しを増やす
だけでビツト数を容易に拡張することができる。
第６図は本発明の第３の実施例を示すブロツク
図で、第３図の１ビツトＡ／Ｄ変換回路を複数個
縦続接続することにより複数ビツトのＡ／Ｄ変換
器を構成したものである。入力端子６１に加えら
れる入力信号VINはＳ／Ｈ回路６２でホールドさ
れた後１ビツトＡ／Ｄ変換回路の主回路３０（第
３図）の入力となる。主回路３０の剰余出力は次
段の主回路３０の入力となり以下同様に必要なビ
ツト数に対応した個数の主回路３０に接続する。
各主回路３０からの比較出力VcO〜Vcn-1および
外部からのクロツクは制御回路６３に加えられ、
各スイツチへの制御出力およびデータ出力（Ａ／
Ｄ変換出力）DO〜Dn-1を発生する。この場合に
第４図Ｅの比較結果によつて各段の処理ステツプ
長が異ならないように、例えばVIN＜VR／２なら
(F)のステツプの状態を(J)のタイミングまで保持す
ることが必要である。
図で、第３図の１ビツトＡ／Ｄ変換回路を複数個
縦続接続することにより複数ビツトのＡ／Ｄ変換
器を構成したものである。入力端子６１に加えら
れる入力信号VINはＳ／Ｈ回路６２でホールドさ
れた後１ビツトＡ／Ｄ変換回路の主回路３０（第
３図）の入力となる。主回路３０の剰余出力は次
段の主回路３０の入力となり以下同様に必要なビ
ツト数に対応した個数の主回路３０に接続する。
各主回路３０からの比較出力VcO〜Vcn-1および
外部からのクロツクは制御回路６３に加えられ、
各スイツチへの制御出力およびデータ出力（Ａ／
Ｄ変換出力）DO〜Dn-1を発生する。この場合に
第４図Ｅの比較結果によつて各段の処理ステツプ
長が異ならないように、例えばVIN＜VR／２なら
(F)のステツプの状態を(J)のタイミングまで保持す
ることが必要である。
第６図の縦続型Ａ／Ｄは第５図の循環型Ａ／Ｄ
に比べて構成は複雑になるが、サンプル・レート
を大きくとれるという利点がある。
に比べて構成は複雑になるが、サンプル・レート
を大きくとれるという利点がある。
第７図は第３図のインタフエース回路を差動サ
ンプル・ホールド回路として動作させる、本発明
に係る第４の実施例の動作を示す動作説明図であ
る。第４図の１ビツトＡ／Ｄ変換器の各動作ステ
ツプからＣ〜Ｇのステツプを飛ばしたものが第７
図のＡ〜Ｅの各ステツプに対応する。すなわち最
終ステツプＥで２つの入力VINとVRの差動出力VO
＝VIN−VRを得ることができる。
ンプル・ホールド回路として動作させる、本発明
に係る第４の実施例の動作を示す動作説明図であ
る。第４図の１ビツトＡ／Ｄ変換器の各動作ステ
ツプからＣ〜Ｇのステツプを飛ばしたものが第７
図のＡ〜Ｅの各ステツプに対応する。すなわち最
終ステツプＥで２つの入力VINとVRの差動出力VO
＝VIN−VRを得ることができる。
上記の手順を適当に組み合わせることにより、
VO＝±mVIN±nVR（ｍ、ｎは整数）の演算も実現
できる。またスイツチＳ３１，Ｓ３２や端子３
１，３２と同様にスイツチおよび端子を増やすこ
とにより上記の式の項数も任意に増加できる。ま
た出力部分に抵抗分圧回路を用いて帰還すること
によりゲインを得ることもできる。
VO＝±mVIN±nVR（ｍ、ｎは整数）の演算も実現
できる。またスイツチＳ３１，Ｓ３２や端子３
１，３２と同様にスイツチおよび端子を増やすこ
とにより上記の式の項数も任意に増加できる。ま
た出力部分に抵抗分圧回路を用いて帰還すること
によりゲインを得ることもできる。
なお上記の差動あるいは演算サンプル・ホール
ド回路の出力にＳ／Ｈ回路を設けることにより中
間ステツプにおける不要な出力信号を外部から遮
へいし、必要な最終ステツプからの出力のみを外
部へ出力することができる。
ド回路の出力にＳ／Ｈ回路を設けることにより中
間ステツプにおける不要な出力信号を外部から遮
へいし、必要な最終ステツプからの出力のみを外
部へ出力することができる。
以上述べたように本発明によれば、使用する高
精度部品が少なく、IC化の容易なインタフエー
ス回路を実現できる。
精度部品が少なく、IC化の容易なインタフエー
ス回路を実現できる。
第１図は従来のインタフエース回路の１例を示
す電気回路図、第２図は第１図の回路の入出力関
係を説明するための説明図、第３図は本発明の一
実施例を示す電気回路図、第４図は第３図のイン
タフエース回路を１ビツトＡ／Ｄ変換器として動
作させたときの動作説明図、第５図は本発明の第
２の実施例を示すブロツク図、第６図は本発明の
第３の実施例を示すブロツク図、第７図は第３図
のインタフエース回路を差動サンプルホールド回
路として動作させた、本発明の第４の実施例の動
作説明図である。 ３０……主回路、３１……基準電圧端子、３２
……入力端子、３３……反転増幅器、３４……出
力端子、３５……制御回路、VR……基準電圧、
VIN……入力信号、VO……剰余出力、Vc，VcO〜
Vcn-1……比較出力、DO〜Dn-1……Ａ／Ｄ変換
出力、Ｓ３１〜Ｓ３７……スイツチ、Ｃ１，Ｃ２
……キヤパシタ、ｎ……出力ビツト数。
す電気回路図、第２図は第１図の回路の入出力関
係を説明するための説明図、第３図は本発明の一
実施例を示す電気回路図、第４図は第３図のイン
タフエース回路を１ビツトＡ／Ｄ変換器として動
作させたときの動作説明図、第５図は本発明の第
２の実施例を示すブロツク図、第６図は本発明の
第３の実施例を示すブロツク図、第７図は第３図
のインタフエース回路を差動サンプルホールド回
路として動作させた、本発明の第４の実施例の動
作説明図である。 ３０……主回路、３１……基準電圧端子、３２
……入力端子、３３……反転増幅器、３４……出
力端子、３５……制御回路、VR……基準電圧、
VIN……入力信号、VO……剰余出力、Vc，VcO〜
Vcn-1……比較出力、DO〜Dn-1……Ａ／Ｄ変換
出力、Ｓ３１〜Ｓ３７……スイツチ、Ｃ１，Ｃ２
……キヤパシタ、ｎ……出力ビツト数。
Claims (1)
- 【特許請求の範囲】 １ 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続点
にその入力端子が接続する反転増幅器と、基準電
圧と前記第１のキヤパシタの他端との間に接続す
る第１のスイツチと、入力電圧と前記第１のキヤ
パシタの他端との間に接続する第２のスイツチ
と、コモンと前記第１のキヤパシタの他端との間
に接続する第３のスイツチと、コモンと前記第２
のキヤパシタの他端との間に接続する第４のスイ
ツチと、前記反転増幅器の出力端子と前記第１の
キヤパシタの他端との間に接続する第５のスイツ
チと、前記反転増幅器の入力端子と出力端子の間
に接続する第６のスイツチと、前記反転増幅器の
出力端子と前記第２のキヤパシタの他端との間に
接続する第７のスイツチと、上記各スイツチの開
閉を制御する制御回路とを備え、制御回路からの
開閉信号により第２、第４、第６のスイツチをオ
ンにして入力電圧を第１のキヤパシタに保持し、
第３、第７のスイツチをオンにして第１のキヤパ
シタの電荷を第２のキヤパシタに転送し、第１、
第７のスイツチをオンにして基準電圧を第１のキ
ヤパシタに保持し、第３、第６のスイツチをオン
にして第１のキヤパシタをリセツトし、第４、第
５のスイツチをオンにして第２のキヤパシタの電
荷を第１のキヤパシタに転送することにより、入
力電圧と基準電圧の間で加減算を行うように構成
したことを特徴とするインタフエース回路。 ２ 下記の(イ)のように構成した１ビツトＡ／Ｄ変
換回路と、入力信号または前記１ビツトＡ／Ｄ変
換回路の剰余出力に関連する信号を入力し、その
出力信号が前記Ａ／Ｄ変換回路の入力電圧となる
サンプルホールド回路とからなり、出力ビツト数
に対応した回数繰返して変換することにより、そ
の各比較出力から複数ビツトのＡ／Ｄ変換出力を
得るように構成したことを特徴とするインタフエ
ース回路。 (イ) 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、基
準電圧と前記第１のキヤパシタの他端との間に
接続する第１のスイツチと、入力電圧と前記第
１のキヤパシタの他端との間に接続する第２の
スイツチと、コモンと前記第１のキヤパシタの
他端との間に接続する第３のスイツチと、コモ
ンと前記第２のキヤパシタの他端との間に接続
する第４のスイツチと、前記反転増幅器の出力
端子と前記第１のキヤパシタの他端との間に接
続する第５のスイツチと、前記反転増幅器の入
力端子と出力端子の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記第２の
キヤパシタの他端との間に接続する第７のスイ
ツチと、上記各スイツチの開閉を制御する制御
回路とを備え、制御回路からの開閉信号により
第２、第４、第６のスイツチをオンにして入力
電圧を第１のキヤパシタに保持し、第３、第７
のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第２、第６の
スイツチをオンにして入力電圧を第１のキヤパ
シタに保持し、第４、第５のスイツチをオンに
して第２のキヤパシタの電荷を第１のキヤパシ
タに転送し、第１のスイツチをオンにして反転
増幅器から比較出力を発生し、前記比較出力に
対応して異なるスイツチをオンにして剰余出力
を発生するように構成した１ビツトＡ／Ｄ変換
回路。 ３ 各段の剰余出力を次段の入力電圧として出力
ビツト数に対応した数縦続接続した下記(イ)の１ビ
ツトＡ／Ｄ変換回路と、前記各１ビツトＡ／Ｄ変
換回路の各スイツチの開閉を制御する制御回路と
を備え、前記各１ビツトＡ／Ｄ変換回路の比較出
力から複数ビツトのＡ／Ｄ変換出力を得るように
したことを特徴とするインタフエース回路。 (イ) 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、基
準電圧と前記第１のキヤパシタの他端との間に
接続する第１のスイツチと、入力電圧と前記第
１のキヤパシタの他端との間に接続する第２の
スイツチと、コモンと前記第１のキヤパシタの
他端との間に接続する第３のスイツチと、コモ
ンと前記第２のキヤパシタの他端との間に接続
する第４のスイツチと、前記反転増幅器の出力
端子と前記第１のキヤパシタの他端との間に接
続する第５のスイツチと、前記反転増幅器の入
力端子と出力端子の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記第２の
キヤパシタの他端との間に接続する第７のスイ
ツチとを備え、制御回路からの開閉信号により
第２、第４、第６のスイツチをオンにして入力
電圧を第１のキヤパシタに保持し、第３、第７
のスイツチをオンにして第１のキヤパシタの電
荷を第２のキヤパシタに転送し、第２、第６の
スイツチをオンにして入力電圧を第１のキヤパ
シタに保持し、第４、第５のスイツチをオンに
して第２のキヤパシタの電荷を第１のキヤパシ
タに転送し、第１のスイツチをオンにして反転
増幅器から比較出力を発生し、前記比較出力に
対応して異なるスイツチをオンにして剰余出力
を発生するように構成した１ビツトＡ／Ｄ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041983A JPS59156019A (ja) | 1983-02-25 | 1983-02-25 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041983A JPS59156019A (ja) | 1983-02-25 | 1983-02-25 | インタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59156019A JPS59156019A (ja) | 1984-09-05 |
| JPH0140530B2 true JPH0140530B2 (ja) | 1989-08-29 |
Family
ID=12303426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041983A Granted JPS59156019A (ja) | 1983-02-25 | 1983-02-25 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59156019A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007719B1 (ko) * | 1990-05-12 | 1993-08-18 | 금성일렉트론 주식회사 | 아날로그/디지탈 변환회로 |
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2836948A1 (de) * | 1977-08-26 | 1979-03-08 | Intel Corp | Mos-analog/digital-umsetzer |
-
1983
- 1983-02-25 JP JP3041983A patent/JPS59156019A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59156019A (ja) | 1984-09-05 |
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