JPS60215241A - デイジタル式比例積分回路 - Google Patents
デイジタル式比例積分回路Info
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- JPS60215241A JPS60215241A JP59071976A JP7197684A JPS60215241A JP S60215241 A JPS60215241 A JP S60215241A JP 59071976 A JP59071976 A JP 59071976A JP 7197684 A JP7197684 A JP 7197684A JP S60215241 A JPS60215241 A JP S60215241A
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- Japan
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- signal
- input
- digital signal
- proportional
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-
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力ディジタル信号に比例積分特性を
付加した出力ディジタル信号を得るテイジタル式比例積
分回路に関するものである。
付加した出力ディジタル信号を得るテイジタル式比例積
分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式比例積分回路の従来例を示す電気的
結線図、第２図はその動作説明に供する波形図である。
結線図、第２図はその動作説明に供する波形図である。
アナログ式比例積分回路の構成要素は、オペアンプ１．
入力抵抗２．帰還コンデンサ３．帰還抵抗４である。今
、入力電圧”１．Ｋ２に電位差が生じると入力抵抗２に
電流が流れ、帰還コンデンサ３に電荷が充電されて出力
電圧′ｆＬＯが変化する。出力電圧Ｅ、は第２図に示す
ように、 ＩＣ１） Ｋ２のとき電位が下降（〜ｔｊ 、 ｔ４〜
ｔ５）シ、Ｅ、 ： Ｋ２のとき電位が停止（ｔ１〜１
２．１ろ〜ｔ４＋ｔ５〜 ）し、Ｅ、＜ Ｋ２のとき電
位が上昇（ｔ２〜ｉ３）する動作をする。この回路の伝
達関数Ｇ （ｓ）は、’：ｒ（Ｓ）−”１・ｓＴ２ ・
・・・・・・・・・・・・・・（１）Ｔ１ となる。但し、Ｔ１： ＯＲ，、Ｔ２二ＯＲ２，Ｃは帰
還コンデンサ３の容量値、Ｒ１は入力抵抗２の抵抗値、
Ｒ２は帰還抵抗４の抵抗値、Ｓはラプラス演算子である
。
入力抵抗２．帰還コンデンサ３．帰還抵抗４である。今
、入力電圧”１．Ｋ２に電位差が生じると入力抵抗２に
電流が流れ、帰還コンデンサ３に電荷が充電されて出力
電圧′ｆＬＯが変化する。出力電圧Ｅ、は第２図に示す
ように、 ＩＣ１） Ｋ２のとき電位が下降（〜ｔｊ 、 ｔ４〜
ｔ５）シ、Ｅ、 ： Ｋ２のとき電位が停止（ｔ１〜１
２．１ろ〜ｔ４＋ｔ５〜 ）し、Ｅ、＜ Ｋ２のとき電
位が上昇（ｔ２〜ｉ３）する動作をする。この回路の伝
達関数Ｇ （ｓ）は、’：ｒ（Ｓ）−”１・ｓＴ２ ・
・・・・・・・・・・・・・・（１）Ｔ１ となる。但し、Ｔ１： ＯＲ，、Ｔ２二ＯＲ２，Ｃは帰
還コンデンサ３の容量値、Ｒ１は入力抵抗２の抵抗値、
Ｒ２は帰還抵抗４の抵抗値、Ｓはラプラス演算子である
。
（１）式を展開すると、
Ｔ２
Ｇ（ｓ） −８Ｔ１ ” ”１ ・・・・・・・・・・
・・・・・（２）となる、即ち、積分と比例の比例積分
特性を有している。なお、入力抵抗２に流れる電流の大
きさは、入力端子Ｒ１＋ ”２の電位差に比例するため
、帰還コンデンサ３の電荷の充放電を電位差に比例する
。しかるに、第２図に示す出力電圧ＴＬ０の電位の傾き
は、Ｋ１． Ｒ２の電位差に比例して変化する。
・・・・・（２）となる、即ち、積分と比例の比例積分
特性を有している。なお、入力抵抗２に流れる電流の大
きさは、入力端子Ｒ１＋ ”２の電位差に比例するため
、帰還コンデンサ３の電荷の充放電を電位差に比例する
。しかるに、第２図に示す出力電圧ＴＬ０の電位の傾き
は、Ｋ１． Ｒ２の電位差に比例して変化する。
係る比例積分回路を集積回路（ＩＣ）化する場合には、
入出力用のピン３個と外付けのＯＲ部品を必要とし、Ｉ
Ｃ化による外付は部品の消滅及びピン数削減の妨けとた
っていた。また、ＯＲ部品のバラツキや電源電圧の変化
、温度変化、経時変化等を受け易いものであった。さら
に、モード指令信号によりその周波数特性を多モードに
切換えたい場合は、より多くの外付は部品を必要とする
等々の問題がおった。
入出力用のピン３個と外付けのＯＲ部品を必要とし、Ｉ
Ｃ化による外付は部品の消滅及びピン数削減の妨けとた
っていた。また、ＯＲ部品のバラツキや電源電圧の変化
、温度変化、経時変化等を受け易いものであった。さら
に、モード指令信号によりその周波数特性を多モードに
切換えたい場合は、より多くの外付は部品を必要とする
等々の問題がおった。
発明の目的
本発明は前記従来の問題点を解消するもので、全ての構
成要素をテイジタル化し、かつモード指令信号による周
波数特性の切換えを可能にしたディジタル式比例積分回
路を提供するものである。。
成要素をテイジタル化し、かつモード指令信号による周
波数特性の切換えを可能にしたディジタル式比例積分回
路を提供するものである。。
発明の構成
本発明は、入力ディジタル信号が所定値のときにクロッ
クパルスを禁止するゲート手段と、前記入力ディジタル
信号の最上位の少なくとも１ビツトをアップダウン信号
入力とし、前記ゲート手段の出力をクロック入力とする
アップダウンカウンタと、モード指令信号により前記入
力ディジタル信号に乗じる係数を切換える可変乗算手段
と、前記アップダウンカウンタの出力と前記可変乗算手
段の出力とを加算または減算する加算または減算手段と
を具備し、前記加算または減算手段より前記モード指令
信号に対応した出力ディジタル信号を得るディジタル式
比例積分回路であり、全ての構成要素をディジタル化す
ると共にモード指令信号により高周波領域のゲイン、即
ち周波数特性を切換え可能としたものである。また、本
発明は前記ゲート手段の代わυに比例分周手段を用いる
構成とし、前記比例分周手段において前記クロックパル
スを入力ディジタル信号と所定値との差の絶対値に比例
した周波数に分周する構成とし、この出力をアップダウ
ンカウンタのクロックとして用いれば、比例積分回路の
性能を高めることができる。
クパルスを禁止するゲート手段と、前記入力ディジタル
信号の最上位の少なくとも１ビツトをアップダウン信号
入力とし、前記ゲート手段の出力をクロック入力とする
アップダウンカウンタと、モード指令信号により前記入
力ディジタル信号に乗じる係数を切換える可変乗算手段
と、前記アップダウンカウンタの出力と前記可変乗算手
段の出力とを加算または減算する加算または減算手段と
を具備し、前記加算または減算手段より前記モード指令
信号に対応した出力ディジタル信号を得るディジタル式
比例積分回路であり、全ての構成要素をディジタル化す
ると共にモード指令信号により高周波領域のゲイン、即
ち周波数特性を切換え可能としたものである。また、本
発明は前記ゲート手段の代わυに比例分周手段を用いる
構成とし、前記比例分周手段において前記クロックパル
スを入力ディジタル信号と所定値との差の絶対値に比例
した周波数に分周する構成とし、この出力をアップダウ
ンカウンタのクロックとして用いれば、比例積分回路の
性能を高めることができる。
実施例の説明
第３図は本発明の１実施例を示すブロック図でオリ、第
４図はその動作波形図、第５図は比例積分特性を示す周
波数特性曲線である。
４図はその動作波形図、第５図は比例積分特性を示す周
波数特性曲線である。
第３図において、５はゲート手段、６はアップダウンカ
ウンタ、７は可変乗算手段、８は加算手段でおり、Ｄｌ
は２進数の入力ディジタル信号、Ｄ２はアップダウンカ
ウンタの出力、１１１１３は可変乗算手段の出力、Ｄ４
は出力ディジタル信号、Ｓｌはクロックパルス、Ｓ２Ｕ
ゲ一ト手段の出力である。
ウンタ、７は可変乗算手段、８は加算手段でおり、Ｄｌ
は２進数の入力ディジタル信号、Ｄ２はアップダウンカ
ウンタの出力、１１１１３は可変乗算手段の出力、Ｄ４
は出力ディジタル信号、Ｓｌはクロックパルス、Ｓ２Ｕ
ゲ一ト手段の出力である。
ゲート手段５は入力ディジタル信号Ｄ１が所定値Ｄｏと
等しい（Ｄｌ””ｏ ）ときクロックパルスＳ１の出力
を禁示し、等しくない（Ｄ、〜Ｄｏ）とき出力する構成
とし、ゲート出力Ｓ２をアップターランカウンタ６のク
ロック入力とする。一方、アップダウンカウンタ６には
入力ディジタル信号り、の最上位の少なくとも１ビツト
をアップダウン信号として入力し、ゲート出力Ｓ２をア
ップまたはダウンカウントする。そして、アップダウン
カウンタ６よシ積分された出力信号Ｄ２を得る。また、
入力ディジタル信号り、は可変乗算手段７に入力し、モ
ード指令信号に応じた係数Ｋを乗じる。そして、加算手
段８においてアップダウンカウンタ６の出力Ｄ２と可変
乗算手段７の出力Ｄ３とを加算し、加算出力Ｄ４を出力
ディジタル信号として得る構成にしている。
等しい（Ｄｌ””ｏ ）ときクロックパルスＳ１の出力
を禁示し、等しくない（Ｄ、〜Ｄｏ）とき出力する構成
とし、ゲート出力Ｓ２をアップターランカウンタ６のク
ロック入力とする。一方、アップダウンカウンタ６には
入力ディジタル信号り、の最上位の少なくとも１ビツト
をアップダウン信号として入力し、ゲート出力Ｓ２をア
ップまたはダウンカウントする。そして、アップダウン
カウンタ６よシ積分された出力信号Ｄ２を得る。また、
入力ディジタル信号り、は可変乗算手段７に入力し、モ
ード指令信号に応じた係数Ｋを乗じる。そして、加算手
段８においてアップダウンカウンタ６の出力Ｄ２と可変
乗算手段７の出力Ｄ３とを加算し、加算出力Ｄ４を出力
ディジタル信号として得る構成にしている。
第４図によシ第３図の動作を説明すれば、入力ディジタ
ル信号り、が所定値り。よシ大か小かによりアップダウ
ンカウンタ６の動作をアップかダウン（またはダウンか
アップ）に切換えている。即ち、出力Ｄ２はＤｌとり、
の関係が、Ｄｌ〉Ｄｏ（またはＤ Ｉ（１）。）のとき
アップカウント（ｔ２〜ｔｓ）、Ｄ１＝Ｄｏのと、〜ｔ
２．ｔ５〜ｔ４．ｔ５〜 ）。
ル信号り、が所定値り。よシ大か小かによりアップダウ
ンカウンタ６の動作をアップかダウン（またはダウンか
アップ）に切換えている。即ち、出力Ｄ２はＤｌとり、
の関係が、Ｄｌ〉Ｄｏ（またはＤ Ｉ（１）。）のとき
アップカウント（ｔ２〜ｔｓ）、Ｄ１＝Ｄｏのと、〜ｔ
２．ｔ５〜ｔ４．ｔ５〜 ）。
Ｄ、＜Ｄ。（またはＤｌ＞Ｄｏ）のときダウンカウント
〜ｉｓ ） させる構成にしている。
〜ｉｓ ） させる構成にしている。
ココテ・Ｄｌ〉ＤｏかＤｌ＜Ｄｏかの検出は、入力ディ
ジタル信号Ｄ１の最上位の少なくとも１ビツトを利用す
ればよい。即ち、入力ディジタル信号Ｄ１が６ビツトで
、所定値Ｄｏ７５ｆ１０００００の場合（これは最上位
の１ピツトが１で下位ビットが全て。の場合である）を
例にとり、Ｄｌの最上位ビットが１のときＤｌ＞ Ｄ’
［＋ とし、０のときり、〈Ｄｏとすれば簡単に大か小
かの検出が可能である。この場合、所定値Ｄ０を０１１
１１１としても同様の検出が可能である。
ジタル信号Ｄ１の最上位の少なくとも１ビツトを利用す
ればよい。即ち、入力ディジタル信号Ｄ１が６ビツトで
、所定値Ｄｏ７５ｆ１０００００の場合（これは最上位
の１ピツトが１で下位ビットが全て。の場合である）を
例にとり、Ｄｌの最上位ビットが１のときＤｌ＞ Ｄ’
［＋ とし、０のときり、〈Ｄｏとすれば簡単に大か小
かの検出が可能である。この場合、所定値Ｄ０を０１１
１１１としても同様の検出が可能である。
上記の例は、所定値Ｄ０を入力ディジタル信号Ｄ１の１
／２の値に設定する場合であるが、１／４、３／４の値
に設定することも可能であり、この場合は最上位の２ビ
ットをアップダウン信号として用いればよく、検出のた
めの論理回路（デコーダ）が必要である。
／２の値に設定する場合であるが、１／４、３／４の値
に設定することも可能であり、この場合は最上位の２ビ
ットをアップダウン信号として用いればよく、検出のた
めの論理回路（デコーダ）が必要である。
一方、ゲート手段５では入力ディジタル信号Ｄ１をデコ
ードし、Ｄ１＝Ｄ０のとき禁止信号を得てクロックパル
スＳ１のゲート出力禁止を行なう。
ードし、Ｄ１＝Ｄ０のとき禁止信号を得てクロックパル
スＳ１のゲート出力禁止を行なう。
ここで、（２）式の所定数Ｔ１は、
Ｔ１＝１／２πｆｃｋ・・・・・・・・・・・・・・・
（３）としてめることができる。但し、ｆｃｋはアップ
ダウンカウンタ６に入力されるクロックパルスの周波数
である。
（３）としてめることができる。但し、ｆｃｋはアップ
ダウンカウンタ６に入力されるクロックパルスの周波数
である。
ゲート手段５．アップダウンカウンタ６で成る積分回路
の出力Ｄ２と入力ディジタル信号Ｄ１に係数Ｋを乗じた
可変乗算手段７の出力Ｄ３とを加算手段８において加算
すれば、（２）式の比例要素Ｔ２／Ｔ１を付加すること
ができる。即ち、 となる。
の出力Ｄ２と入力ディジタル信号Ｄ１に係数Ｋを乗じた
可変乗算手段７の出力Ｄ３とを加算手段８において加算
すれば、（２）式の比例要素Ｔ２／Ｔ１を付加すること
ができる。即ち、 となる。
Ｔ２／Ｔ１＝Ｋ・・・・・・・・・・・・（４）となる
。
。
以上により比例積分回路を全ディジタル化できると共に
、可変乗算手段７の係数Ｋをモード指令信号に応じて切
換え、Ｋ１、Ｋ２、Ｋ３・・・・・・とすれば、第５図
に示すように本発明の目的とする比例積分回路の高周波
領域のゲイン、即ち、周波数特性を切換えることができ
る。ここで、（４）式よりＴ２＝Ｋ・Ｔ１であるから、
係数Ｋに比例してＴ２が変わり、結果的に第５図に示す
ようにＴ２で定まる折点周波数ｆ２がｆ２ａ、ｆ２ｂ、
ｆ２ｃ・・・・・・と切換わる。
、可変乗算手段７の係数Ｋをモード指令信号に応じて切
換え、Ｋ１、Ｋ２、Ｋ３・・・・・・とすれば、第５図
に示すように本発明の目的とする比例積分回路の高周波
領域のゲイン、即ち、周波数特性を切換えることができ
る。ここで、（４）式よりＴ２＝Ｋ・Ｔ１であるから、
係数Ｋに比例してＴ２が変わり、結果的に第５図に示す
ようにＴ２で定まる折点周波数ｆ２がｆ２ａ、ｆ２ｂ、
ｆ２ｃ・・・・・・と切換わる。
なお、アップダウンカウンタ６の動作をＤ１＞Ｄ０のと
きダウンカウント、Ｄ１＜Ｄ０のときアップカウン卜す
る構成とするときは、加算手段８を減算手段とすること
で入力ディジタル信号Ｄ１に対する出力ディジタル信号
Ｄ４を負極性とすることができる。
きダウンカウント、Ｄ１＜Ｄ０のときアップカウン卜す
る構成とするときは、加算手段８を減算手段とすること
で入力ディジタル信号Ｄ１に対する出力ディジタル信号
Ｄ４を負極性とすることができる。
次に、第６図は本発明の第２の実施例を示すブロック図
であり、第３図の実施例と異なるのは、第３図のゲート
手段５の代わりに比例分周手段９を用いた点である。Ｄ
０は所定値、Ｓ３は比例分周手段９の出力である。比例
分周手段９はクロックパルスＳ１を入力ディジタル信号
Ｄ１と所定値Ｄ０との差の絶対値に比例した周波数に分
周し、その分周出力Ｓ３をアップダウンカウンタ６のク
ロック入力とする。これにより、入力ディジタル信号Ｄ
１と所定値Ｄ０との差の絶対値｜Ｄ１−Ｄ０｜に比例し
たアップカウント、ダウンカウントが可能である。これ
は、丁度第１図の従来例で入力の電位差に比例して帰還
コンデンサの充放電を行なうのをディジタル的に具現し
たものである。ここで、（３）式のクロック周波数ｆｃ
ｋは比例分周手段９の出力Ｓ３の最低周波数、即ち、ｌ
Ｄ１−Ｄ０ｌ＝１のときの周波数である。
であり、第３図の実施例と異なるのは、第３図のゲート
手段５の代わりに比例分周手段９を用いた点である。Ｄ
０は所定値、Ｓ３は比例分周手段９の出力である。比例
分周手段９はクロックパルスＳ１を入力ディジタル信号
Ｄ１と所定値Ｄ０との差の絶対値に比例した周波数に分
周し、その分周出力Ｓ３をアップダウンカウンタ６のク
ロック入力とする。これにより、入力ディジタル信号Ｄ
１と所定値Ｄ０との差の絶対値｜Ｄ１−Ｄ０｜に比例し
たアップカウント、ダウンカウントが可能である。これ
は、丁度第１図の従来例で入力の電位差に比例して帰還
コンデンサの充放電を行なうのをディジタル的に具現し
たものである。ここで、（３）式のクロック周波数ｆｃ
ｋは比例分周手段９の出力Ｓ３の最低周波数、即ち、ｌ
Ｄ１−Ｄ０ｌ＝１のときの周波数である。
以上説明した第１、第２実施例のアップダウンカウンタ
６には、計数出力Ｄ２をデコードしてＤ２が最大値及び
最小値のときに入力されるクロックＳ２、Ｓ３の入力を
禁止すると共に最大値を検出したときは次のダウン指令
で、最小値を検出したときは次のアップ指令でクロック
入力禁止を解除する機能を付加する。これにより、アッ
プダウンカウンタ６のオーバーフロー及びアンダーフロ
ーを防止できる。
６には、計数出力Ｄ２をデコードしてＤ２が最大値及び
最小値のときに入力されるクロックＳ２、Ｓ３の入力を
禁止すると共に最大値を検出したときは次のダウン指令
で、最小値を検出したときは次のアップ指令でクロック
入力禁止を解除する機能を付加する。これにより、アッ
プダウンカウンタ６のオーバーフロー及びアンダーフロ
ーを防止できる。
発明の効果
以上の説明で明らかな如く、全ての構成要素をディジタ
ル化し、モード指令信号に応じて比例積分回路の高周波
領域のゲイン、即ち周波数特性を切換えることができ、
かつｉｃ化に好適で、その実用的効果は大である。
ル化し、モード指令信号に応じて比例積分回路の高周波
領域のゲイン、即ち周波数特性を切換えることができ、
かつｉｃ化に好適で、その実用的効果は大である。
第１図はアナログ式比例積分回路の従来構成を示す電気
的結線図、第２図はその動作波形図、第３図は本発明の
ディジタル式比例積分回路の一実施例のブロック図、第
４図はその動作波形図、第５図はその周波数特性曲線図
、第６図は本発明の他の実施例のブロック図である。 ５・・・・・・ゲート手段、６・・・・・・アップダウ
ンカウンタ、７・・・・・・可変乗算手段、８・・・・
・・加算または減算手段、９・・・・・・比例分周手段
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 弯３図 ４ 図 ５図 １÷１
的結線図、第２図はその動作波形図、第３図は本発明の
ディジタル式比例積分回路の一実施例のブロック図、第
４図はその動作波形図、第５図はその周波数特性曲線図
、第６図は本発明の他の実施例のブロック図である。 ５・・・・・・ゲート手段、６・・・・・・アップダウ
ンカウンタ、７・・・・・・可変乗算手段、８・・・・
・・加算または減算手段、９・・・・・・比例分周手段
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 弯３図 ４ 図 ５図 １÷１
Claims (2)
- （１）入力ディジタル信号が所定値のときにクロックパ
ルスを禁止するゲート手段と、前記入力ディジタル信号
の最上位の少なくとも１ビツトをアップダウン信号入力
とし、前記ゲート手段の出力をクロック入力とするアッ
プダウンカウンタと、モード指令信号により前記入力デ
ィジタル信号に乗じる係数を切換える可変乗算手段と、
前記アップダウンカウンタの出力と前記可変乗算手段の
出力とを加算まだは減算する加算または減算手段とを具
備し、前記加算または減算手段より前記モード指令信号
に対応した出力ディジタル信号を得ることを特徴とする
ディジタル式比例積分回路。 - （２）クロックパルスを入力ディジタル信号と所定値と
の差の絶対値に比例しだ周波数に分周する比例分周手段
と、前記入力ディジタル信号の最上位の少なくとも１ビ
ツトをアップダウン信号入力とし、前記比例分周手段の
出力をクロック入力とするアップダウンカウンタと、モ
ード指令信号によシ前記入カディジタル信号に乗じる係
数を切換える可変乗算手段と、前記アップダウンカウン
タの出力と前記可変乗算手段の出力とを加算または減算
する加算または減算手段とを具備し、前記加算または減
算手段より前記モード指令信号に対応した出力ディジタ
ル信号を得ることを特徴とするディジタル式比例積分回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071976A JPS60215241A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071976A JPS60215241A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60215241A true JPS60215241A (ja) | 1985-10-28 |
| JPH0241767B2 JPH0241767B2 (ja) | 1990-09-19 |
Family
ID=13475998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071976A Granted JPS60215241A (ja) | 1984-04-11 | 1984-04-11 | デイジタル式比例積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215241A (ja) |
-
1984
- 1984-04-11 JP JP59071976A patent/JPS60215241A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241767B2 (ja) | 1990-09-19 |
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