JPH04356834A - Ｃｒｃチェックを用いた同期回路 - Google Patents
Ｃｒｃチェックを用いた同期回路Info
- Publication number
- JPH04356834A JPH04356834A JP3024075A JP2407591A JPH04356834A JP H04356834 A JPH04356834 A JP H04356834A JP 3024075 A JP3024075 A JP 3024075A JP 2407591 A JP2407591 A JP 2407591A JP H04356834 A JPH04356834 A JP H04356834A
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- JP
- Japan
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- crc
- signals
- circuit
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- parallelly
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はディジタル通信装置に
おいて受信信号の同期をとる同期回路、特に受信信号を
並列展開した信号より、ＣＲＣチェックを用いて同期を
とる同期回路に関するものである。
おいて受信信号の同期をとる同期回路、特に受信信号を
並列展開した信号より、ＣＲＣチェックを用いて同期を
とる同期回路に関するものである。
【０００２】
【従来の技術】従来、この種の装置として、図３に示す
ようなものがあった。この図は信学技報ＳＡＴ８９−４
１（豊島、鑑、龍野秀雄著：ヘッダ誤りによるセル同期
回路構成法の検討）に示されたもので、図において、１
は直並列変換回路、２は分周回路、３〜５はフリップフ
ロップ、６〜８はＣＲＣ演算・比較回路、１０，１４，
１５は一致検出回路、１１，１６，１７は保護回路、１
８はＡＮＤ回路、１２はインヒビット回路、１３はフレ
ームカウンタである。
ようなものがあった。この図は信学技報ＳＡＴ８９−４
１（豊島、鑑、龍野秀雄著：ヘッダ誤りによるセル同期
回路構成法の検討）に示されたもので、図において、１
は直並列変換回路、２は分周回路、３〜５はフリップフ
ロップ、６〜８はＣＲＣ演算・比較回路、１０，１４，
１５は一致検出回路、１１，１６，１７は保護回路、１
８はＡＮＤ回路、１２はインヒビット回路、１３はフレ
ームカウンタである。
【０００３】次に動作について説明する。直並列変換回
路Ｌは、入力した信号をｎ並列展開し、分周回路２は、
入力したクロックをｎ分周する。Ｌ個のフリップフロッ
プ３〜５は、並列展開されたｎ個の信号を遅延させ、総
数｛ｎ×（Ｌ＋１）｝個の並列の信号を生成する。ｎ個
のＣＲＣ演算・比較回路６〜８は、それぞれ｛ｎ×（Ｌ
＋１）｝個に並列展開された信号の中から１ビットづつ
づれた特定のｍ個の信号よりＣＲＣの演算を行いその演
算結果とＣＲＣビットを比較し一致検出を行う。検出信
号はｎ個の一致検出回路１０，１４，１５に別々に加え
られて、フレームカウンタ１３から出力される検出タイ
ミング信号と照合される。
路Ｌは、入力した信号をｎ並列展開し、分周回路２は、
入力したクロックをｎ分周する。Ｌ個のフリップフロッ
プ３〜５は、並列展開されたｎ個の信号を遅延させ、総
数｛ｎ×（Ｌ＋１）｝個の並列の信号を生成する。ｎ個
のＣＲＣ演算・比較回路６〜８は、それぞれ｛ｎ×（Ｌ
＋１）｝個に並列展開された信号の中から１ビットづつ
づれた特定のｍ個の信号よりＣＲＣの演算を行いその演
算結果とＣＲＣビットを比較し一致検出を行う。検出信
号はｎ個の一致検出回路１０，１４，１５に別々に加え
られて、フレームカウンタ１３から出力される検出タイ
ミング信号と照合される。
【０００４】ＣＲＣ演算・比較回路６〜８からの検出信
号と検出タイミング信号が一致すれば、一致検出回路１
０，１４，１５は同期信号を検出したものと判断して、
ｎ個の保護回路１１，１６，１７は同期確立状態の時は
そのままの状態を維持し、同期確立前状態の時は、連続
して一致検出が例えば６回得られたときに同期が確立さ
れたと判断する。
号と検出タイミング信号が一致すれば、一致検出回路１
０，１４，１５は同期信号を検出したものと判断して、
ｎ個の保護回路１１，１６，１７は同期確立状態の時は
そのままの状態を維持し、同期確立前状態の時は、連続
して一致検出が例えば６回得られたときに同期が確立さ
れたと判断する。
【０００５】又上記タイミングが一致しない場合には、
同期信号が全く検出されないか、あるいは正常と異なる
タイミングで同期信号を検出した場合であり、ｎ個の保
護回路１１，１６，１７は同期確立状態で連続して例え
ば７回不一致検出が行われたとき、インヒビット回路１
２にインヒビット信号を出力して、フレームカウンタ１
３に入力するクロックを禁止する。
同期信号が全く検出されないか、あるいは正常と異なる
タイミングで同期信号を検出した場合であり、ｎ個の保
護回路１１，１６，１７は同期確立状態で連続して例え
ば７回不一致検出が行われたとき、インヒビット回路１
２にインヒビット信号を出力して、フレームカウンタ１
３に入力するクロックを禁止する。
【０００６】従って、本同期回路は、入力した信号をｎ
並列展開し、その信号に対してｎ個並列にＣＲＣチェッ
クを行い、各ｎ個の一致検出信号に対して保護を掛ける
ことによって同期をとっている。
並列展開し、その信号に対してｎ個並列にＣＲＣチェッ
クを行い、各ｎ個の一致検出信号に対して保護を掛ける
ことによって同期をとっている。
【０００７】
【発明が解決しようとする課題】従来のＣＲＣチェック
を用いた同期回路は上記のように構成されているので、
受信した信号を並列展開し同期を取る場合、同期位置付
近でＣＲＣ用ビットを一部含むビット列による擬似パタ
ーン一致確率が非常に高いため、保護回路出力を用いて
誤同期確率を低減する必要があった。そのため、保護回
路が、並列展開数分だけ必要になり、回路規模が増大す
るという問題点があった。
を用いた同期回路は上記のように構成されているので、
受信した信号を並列展開し同期を取る場合、同期位置付
近でＣＲＣ用ビットを一部含むビット列による擬似パタ
ーン一致確率が非常に高いため、保護回路出力を用いて
誤同期確率を低減する必要があった。そのため、保護回
路が、並列展開数分だけ必要になり、回路規模が増大す
るという問題点があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、入力した信号を並列展開し同期
を取る場合にも、保護回路を並列展開数分必要とせず、
回路規模を縮小することのできるＣＲＣチェックを用い
た同期回路を得ることを目的とする。
ためになされたもので、入力した信号を並列展開し同期
を取る場合にも、保護回路を並列展開数分必要とせず、
回路規模を縮小することのできるＣＲＣチェックを用い
た同期回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るＣＲＣチ
ェックを用いた同期は、並列展開された複数個の並列信
号を複数個並列にＣＲＣチェックを行い同期をとる同期
回路において、上記並列信号の個数に応じて複数個並列
配置し、それぞれ複数個の並列信号のＣＲＣ演算を行い
、演算結果とＣＲＣビットを比較し一致検出を行うＣＲ
Ｃ演算・比較回路と、該各ＣＲＣ演算・比較回路から出
力される一致信号に対して予め優先度を設定し、優先度
順に１つの一致検出信号を選択出力する選択回路とを備
えたことを特徴とするＣＲＣチェックを用いて構成した
ものである。
ェックを用いた同期は、並列展開された複数個の並列信
号を複数個並列にＣＲＣチェックを行い同期をとる同期
回路において、上記並列信号の個数に応じて複数個並列
配置し、それぞれ複数個の並列信号のＣＲＣ演算を行い
、演算結果とＣＲＣビットを比較し一致検出を行うＣＲ
Ｃ演算・比較回路と、該各ＣＲＣ演算・比較回路から出
力される一致信号に対して予め優先度を設定し、優先度
順に１つの一致検出信号を選択出力する選択回路とを備
えたことを特徴とするＣＲＣチェックを用いて構成した
ものである。
【００１０】
【作用】この発明においては、並列展開された信号に対
して、複数個並列に配置されたＣＲＣ演算・比較回路は
、ＣＲＣの演算を行いその演算結果とＣＲＣビットを比
較して一致検出信号を出力し、選択回路は、各上記ＣＲ
Ｃ演算・比較回路が出力する一致検出信号に対して予め
優先度を設定し、同時に２つ以上の上記ＣＲＣ演算・比
較回路から一致検出信号が出力された場合、予め設定さ
れた優先度順に１つの上記一致検出信号を選択出力する
。
して、複数個並列に配置されたＣＲＣ演算・比較回路は
、ＣＲＣの演算を行いその演算結果とＣＲＣビットを比
較して一致検出信号を出力し、選択回路は、各上記ＣＲ
Ｃ演算・比較回路が出力する一致検出信号に対して予め
優先度を設定し、同時に２つ以上の上記ＣＲＣ演算・比
較回路から一致検出信号が出力された場合、予め設定さ
れた優先度順に１つの上記一致検出信号を選択出力する
。
【００１１】
【実施例】図１はこの発明の一実施例を示すブロック図
であり、１〜８，１０〜１３は図３に示した従来装置と
同一のものである。図において、１は直並列変換回路、
２は分周回路、３〜５はフリップフロップ、６〜８はＣ
ＲＣ演算・比較回路、９は選択回路、１０は一致検出回
路、１１は保護回路、１２はインヒビット回路、１３は
フレームカウンタである。
であり、１〜８，１０〜１３は図３に示した従来装置と
同一のものである。図において、１は直並列変換回路、
２は分周回路、３〜５はフリップフロップ、６〜８はＣ
ＲＣ演算・比較回路、９は選択回路、１０は一致検出回
路、１１は保護回路、１２はインヒビット回路、１３は
フレームカウンタである。
【００１２】次に動作について説明する。直並列変換回
路１は、入力した信号をｎ並列展開し、分周回路２は、
入力したクロックをｎ分周する。Ｌ個のフリップフロッ
プ３〜５は、並列展開されたｎ個の信号を遅延させ、総
数｛ｎ×（Ｌ＋１）｝個の並列の信号を生成する。ｎ個
のＣＲＣ演算・比較回路６〜８は、それぞれ｛ｎ×（Ｌ
＋１）｝個に並列展開された信号の中から１ビットづつ
づれた特定のｍ個の信号よりＣＲＣの演算を行いその演
算結果とＣＲＣビットを比較し一致検出を行う。
路１は、入力した信号をｎ並列展開し、分周回路２は、
入力したクロックをｎ分周する。Ｌ個のフリップフロッ
プ３〜５は、並列展開されたｎ個の信号を遅延させ、総
数｛ｎ×（Ｌ＋１）｝個の並列の信号を生成する。ｎ個
のＣＲＣ演算・比較回路６〜８は、それぞれ｛ｎ×（Ｌ
＋１）｝個に並列展開された信号の中から１ビットづつ
づれた特定のｍ個の信号よりＣＲＣの演算を行いその演
算結果とＣＲＣビットを比較し一致検出を行う。
【００１３】選択回路９は、ｎ個のＣＲＣ演算・比較回
路６〜８から出力されるｎ個の一致検出信号に予め優先
度を付けておき、同期引き込み動作中は、２個以上の一
致検出信号が同時に検出された時その優先度にしたがっ
て検出信号を１つ選択し、同期確立前状態あるいは、同
期確立状態の時は、同期引き込み動作中に選択したｎ個
のＣＲＣ演算・比較回路６〜８の中の１つのＣＲＣ演算
・比較回路からの一致検出信号のみを出力する。
路６〜８から出力されるｎ個の一致検出信号に予め優先
度を付けておき、同期引き込み動作中は、２個以上の一
致検出信号が同時に検出された時その優先度にしたがっ
て検出信号を１つ選択し、同期確立前状態あるいは、同
期確立状態の時は、同期引き込み動作中に選択したｎ個
のＣＲＣ演算・比較回路６〜８の中の１つのＣＲＣ演算
・比較回路からの一致検出信号のみを出力する。
【００１４】選択回路９により選択された検出信号は一
致検出回路１０に加えられ、フレームカウンタ１３から
出力される検出タイミング信号と照合される。選択回路
９からの検出信号と検出タイミング信号が一致すれば、
一致検出回路１０は同期信号を検出したものと判断して
、保護回路１１は同期確立状態の時はそのままの状態を
維持し、同期引き込み動作中あるいは、同期確立前状態
の時は、連続して一致検出が例えば６回得られたときに
同期が確立されたと判断する。
致検出回路１０に加えられ、フレームカウンタ１３から
出力される検出タイミング信号と照合される。選択回路
９からの検出信号と検出タイミング信号が一致すれば、
一致検出回路１０は同期信号を検出したものと判断して
、保護回路１１は同期確立状態の時はそのままの状態を
維持し、同期引き込み動作中あるいは、同期確立前状態
の時は、連続して一致検出が例えば６回得られたときに
同期が確立されたと判断する。
【００１５】又上記タイミングが一致しない場合には、
同期信号が全く検出されないか、あるいは正常と異なる
タイミングで同期信号を検出した場合であり、保護回路
１１は同期確立状態で連続して例えば７回不一致検出が
行われたとき、インヒビット回路１２にインヒビット信
号を出力して、フレームカウンタ１３に入力するクロッ
クを禁止する。
同期信号が全く検出されないか、あるいは正常と異なる
タイミングで同期信号を検出した場合であり、保護回路
１１は同期確立状態で連続して例えば７回不一致検出が
行われたとき、インヒビット回路１２にインヒビット信
号を出力して、フレームカウンタ１３に入力するクロッ
クを禁止する。
【００１６】従って、本同期回路は、入力した信号をｎ
並列展開し、その信号に対してｎ個並列にＣＲＣチェッ
クを行い、各ｎ個の一致検出信号から優先度順に１つの
一致検出信号を選択し保護を掛けることによって同期を
とっている。図２は、選択回路９が、ｎ個のＣＲＣ演算
・比較回路６〜８から出力される一致検出信号を選択し
ている場合の一致検出回路１０、保護回路１１における
動作を示すタイミング図である。
並列展開し、その信号に対してｎ個並列にＣＲＣチェッ
クを行い、各ｎ個の一致検出信号から優先度順に１つの
一致検出信号を選択し保護を掛けることによって同期を
とっている。図２は、選択回路９が、ｎ個のＣＲＣ演算
・比較回路６〜８から出力される一致検出信号を選択し
ている場合の一致検出回路１０、保護回路１１における
動作を示すタイミング図である。
【００１７】
【発明の効果】以上のようにこの発明によれば、複数個
並列に配置されたＣＲＣ演算・比較回路は、ＣＲＣの演
算を行いその演算結果とＣＲＣビットを比較して一致検
出信号を出力し、選択回路は、各上記ＣＲＣ演算・比較
回路が出力する一致検出信号に対して予め優先度を設定
し、同時に２つ以上の上記ＣＲＣ演算・比較回路から一
致検出信号が出力された場合、予め設定された優先度順
に１つの上記一致検出信号を選択出力するので、入力し
た信号を並列展開し同期を取る場合にも、保護回路を並
列展開数分必要とせず、回路規模を縮小することのでき
るＣＲＣチェックを用いた同期回路を得られるという効
果がある。
並列に配置されたＣＲＣ演算・比較回路は、ＣＲＣの演
算を行いその演算結果とＣＲＣビットを比較して一致検
出信号を出力し、選択回路は、各上記ＣＲＣ演算・比較
回路が出力する一致検出信号に対して予め優先度を設定
し、同時に２つ以上の上記ＣＲＣ演算・比較回路から一
致検出信号が出力された場合、予め設定された優先度順
に１つの上記一致検出信号を選択出力するので、入力し
た信号を並列展開し同期を取る場合にも、保護回路を並
列展開数分必要とせず、回路規模を縮小することのでき
るＣＲＣチェックを用いた同期回路を得られるという効
果がある。
【図１】この発明の一実施例を示すブロック図である。
【図２】上記実施例の特徴的な動作を示すタイミング図
である。
である。
【図３】従来の装置を示すブロック図である。
１ 直並列変換回路
２ 分周回路
３ フリップフロップ
４ フリップフロップ
５ フリップフロップ
６ ＣＲＣ演算・比較回路
７ ＣＲＣ演算・比較回路
８ ＣＲＣ演算・比較回路
９ 選択回路
１０ 一致検出回路
１４ 一致検出回路
１５ 一致検出回路
Claims (1)
- 【請求項１】 並列展開された複数個の並列信号を複
数個並列にＣＲＣチェックを行い同期をとる同期回路に
おいて、上記並列信号の個数に応じて複数個並列配置し
、それぞれ複数個の並列信号のＣＲＣ演算を行い、演算
結果とＣＲＣビットを比較し一致検出を行うＣＲＣ演算
・比較回路と、該各ＣＲＣ演算・比較回路から出力され
る一致信号に対して予め優先度を設定し、優先度順に１
つの一致検出信号を選択出力する選択回路とを備えたこ
とを特徴とするＣＲＣチェックを用いた同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024075A JPH04356834A (ja) | 1991-01-24 | 1991-01-24 | Ｃｒｃチェックを用いた同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024075A JPH04356834A (ja) | 1991-01-24 | 1991-01-24 | Ｃｒｃチェックを用いた同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04356834A true JPH04356834A (ja) | 1992-12-10 |
Family
ID=12128305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024075A Pending JPH04356834A (ja) | 1991-01-24 | 1991-01-24 | Ｃｒｃチェックを用いた同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04356834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195185A (ja) * | 2006-01-18 | 2007-08-02 | Samsung Electronics Co Ltd | 無線通信システムにおけるバースト処理装置及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217737A (ja) * | 1988-07-05 | 1990-01-22 | Fujitsu Ltd | 優先順位機能付ｎ：１セレクタ回路 |
-
1991
- 1991-01-24 JP JP3024075A patent/JPH04356834A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217737A (ja) * | 1988-07-05 | 1990-01-22 | Fujitsu Ltd | 優先順位機能付ｎ：１セレクタ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195185A (ja) * | 2006-01-18 | 2007-08-02 | Samsung Electronics Co Ltd | 無線通信システムにおけるバースト処理装置及び方法 |
| US7844884B2 (en) | 2006-01-18 | 2010-11-30 | Samsung Electronics Co., Ltd | Apparatus and method for processing bursts in a wireless communication system |
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