JPH0446492U - - Google Patents

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JPH0446492U
JPH0446492U JP8884990U JP8884990U JPH0446492U JP H0446492 U JPH0446492 U JP H0446492U JP 8884990 U JP8884990 U JP 8884990U JP 8884990 U JP8884990 U JP 8884990U JP H0446492 U JPH0446492 U JP H0446492U
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Japan
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circuit
synchronization signal
output
input
signal
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JP8884990U
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  • Synchronizing For Television (AREA)
  • Details Of Television Scanning (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例を示すEDTV等の
倍速処理回路のブロツク図、第2図は同第1図中
のマスキング回路のブロツク図、第3図は同第2
図を説明するためのタイミングチヤート、第4図
は従来の倍速処理回路のブロツク図、第5図は同
第4図を説明するためのタイミングチヤートであ
る。 1は同期分離回路、2はマスキング回路、3は
フリツプフロツプ4、ナンドゲート回路5等から
なる1/2の分周器、6は位相検出回路7、電圧制
御発振器9、水平ドライブカウンタ10、偏向回
路11出力のAFCパルス13等からなるAFC
ループ回路、14はカウンタ、15はパルスの立
ち下がりでトリガするRS−フリツプフロツプ、
16はインバータ回路、17はオアゲート回路、
18は倍速のコンポジツト信号、Aは分離後のコ
ンポジツト同期信号、VDは垂直同期信号、Eは
マスキングした水平同期信号である。

Claims (1)

    【実用新案登録請求の範囲】
  1. クリアビジヨン等の倍速変換処理回路において
    、同期分離回路出力等のコンポジツト同期信号と
    垂直同期信号とをそれぞれカウンタのクロツク入
    力とクリア入力とに接続し、同カウンタのキヤリ
    ー出力パルスと前記垂直同期信号を入力とするイ
    ンバータ回路出力信号とを、それぞれパルス信号
    の立ち下がりでトリガするRS−フリツプフロツ
    プ回路のセツト入力とリセツト入力とに接続し、
    同RS−フリツプフロツプ回路出力と前記コンポ
    ジツト同期信号とをオアゲート回路に接続し、同
    RS−フリツプフロツプ回路出力信号のHレベル
    期間同オアゲート回路出力の水平同期信号等をマ
    スキングしてなるテレビ受像機。
JP8884990U 1990-08-24 1990-08-24 Pending JPH0446492U (ja)

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JP8884990U JPH0446492U (ja) 1990-08-24 1990-08-24

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JP8884990U JPH0446492U (ja) 1990-08-24 1990-08-24

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JPH0446492U true JPH0446492U (ja) 1992-04-20

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ID=31822421

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JP8884990U Pending JPH0446492U (ja) 1990-08-24 1990-08-24

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