JPH0447420A - レデイ回路 - Google Patents
レデイ回路Info
- Publication number
- JPH0447420A JPH0447420A JP15442290A JP15442290A JPH0447420A JP H0447420 A JPH0447420 A JP H0447420A JP 15442290 A JP15442290 A JP 15442290A JP 15442290 A JP15442290 A JP 15442290A JP H0447420 A JPH0447420 A JP H0447420A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ready
- ready signal
- asynchronous
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非同期レディ信号を同期化して出力するレデ
ィ回路に関するものである。
ィ回路に関するものである。
第３図は非同期レディ信号を同期化して出力する一般的
なレディ回路を示す回路図、第４図は第３図の回路の動
作を説明するためのタイミング図である。第３図におい
て、■、３はフリップフロップ回路、２はインハ゛−タ
、４はアンドゲートである。また、第４図において、ｆ
ａｌはクロックＣＬＫ（Ｔｌ〜Ｔ４で１サイクル）、山
）は非同期レディ信号ＡＲＤＹ、（Ｃ）はアンドゲート
４の出力信号ＰＲＤＹ、（ｄ）は同期化したレディ信号
ＲＥＡＤＹを示す。
なレディ回路を示す回路図、第４図は第３図の回路の動
作を説明するためのタイミング図である。第３図におい
て、■、３はフリップフロップ回路、２はインハ゛−タ
、４はアンドゲートである。また、第４図において、ｆ
ａｌはクロックＣＬＫ（Ｔｌ〜Ｔ４で１サイクル）、山
）は非同期レディ信号ＡＲＤＹ、（Ｃ）はアンドゲート
４の出力信号ＰＲＤＹ、（ｄ）は同期化したレディ信号
ＲＥＡＤＹを示す。
次に動作について説明する。第３図では、非同期レディ
信号ＡＲＤＹのセットアツプタイム不足によるメタステ
ーブル動作に基づく誤動作を防止するために、フリップ
フロップ回路が２段とアンドゲートを使用している。
信号ＡＲＤＹのセットアツプタイム不足によるメタステ
ーブル動作に基づく誤動作を防止するために、フリップ
フロップ回路が２段とアンドゲートを使用している。
同期レディ信号は、第４図（ａｌのクロックＣＬＫの立
下りエツジＡでサンプリングするが、第４図（ｂｌの非
同期レディ信号ＡＲＤＹの入力に際してはセットアツプ
タイムが保証されないため、１／２クロツク前の立上り
エツジＢでフリップフロップ回路３にサンプリングした
後に、非同期レディ信号ＡＲＤＹとフリップフロップ回
路３のＱ出力を入力とするアンドゲート４を通過し、ク
ロ・ンクＣＬＫの立上りエツジＡのタイミングでサンプ
リングされる。
下りエツジＡでサンプリングするが、第４図（ｂｌの非
同期レディ信号ＡＲＤＹの入力に際してはセットアツプ
タイムが保証されないため、１／２クロツク前の立上り
エツジＢでフリップフロップ回路３にサンプリングした
後に、非同期レディ信号ＡＲＤＹとフリップフロップ回
路３のＱ出力を入力とするアンドゲート４を通過し、ク
ロ・ンクＣＬＫの立上りエツジＡのタイミングでサンプ
リングされる。
従来の非同期レディ信号を同期化して出力するレディ回
路は以上のように構成されているので、同期レディ信号
のサンプリングタイムより１／２クロツク前で非同期レ
ディ信号をサンプリングしなければならず、高速システ
ムにおいてはクロックに対するセントアップタイムを確
保することが困難であるという問題があった。
路は以上のように構成されているので、同期レディ信号
のサンプリングタイムより１／２クロツク前で非同期レ
ディ信号をサンプリングしなければならず、高速システ
ムにおいてはクロックに対するセントアップタイムを確
保することが困難であるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ハードウェア量が削減でき、簡
単な回路構成で非同期レディ信号のセントアップタイム
を緩和できるレディ回路を得ることにある。
の目的とするところは、ハードウェア量が削減でき、簡
単な回路構成で非同期レディ信号のセントアップタイム
を緩和できるレディ回路を得ることにある。
このような目的を達成するために本発明は、メタステー
ブル動作による誤動作を防止するためのシュミントトリ
ガ回路を設けるようにしたものである。
ブル動作による誤動作を防止するためのシュミントトリ
ガ回路を設けるようにしたものである。
本発明によるレディ回路は、フリップフロップ回路が１
段に削減され、同期レディ信号と同じタイミングでサン
プリングする。
段に削減され、同期レディ信号と同じタイミングでサン
プリングする。
Ｃ実施例〕
第１図は、本発明によるレディ回路の一実施例を示す回
路図である。同図において、１はフリップフロップ回路
、２はインバータ、５はシュミットトリガ回路である。
路図である。同図において、１はフリップフロップ回路
、２はインバータ、５はシュミットトリガ回路である。
第２図は、第１図の回路の動作を説明するためのタイミ
ング図であり、第２図（ａ）はクロックＣＬＫ、第２図
（ｂ）は非同期レディ信号ＡＲＤＹ、第２図（Ｃ１は同
期化したレディ信号ＲＥＡＤＹを示す。
ング図であり、第２図（ａ）はクロックＣＬＫ、第２図
（ｂ）は非同期レディ信号ＡＲＤＹ、第２図（Ｃ１は同
期化したレディ信号ＲＥＡＤＹを示す。
次に動作について説明する。第１図において、非同期レ
ディ信号ＡＲＤＹは、第２図（ａ）、 （ｂ）に示すよ
うに、フリップフロップ回路１にてクロックＣＬＫの立
下りエツジＡでサンプリングし、メタステーブル動作に
よる誤動作を防止するためのシュミツ））リガ回路５を
通過して同期化したレディ信号ＲＥＡＤＹが出力される
。
ディ信号ＡＲＤＹは、第２図（ａ）、 （ｂ）に示すよ
うに、フリップフロップ回路１にてクロックＣＬＫの立
下りエツジＡでサンプリングし、メタステーブル動作に
よる誤動作を防止するためのシュミツ））リガ回路５を
通過して同期化したレディ信号ＲＥＡＤＹが出力される
。
よって、同期レディ信号と同じタイミングで非同期レデ
ィ信号をサンプリングすることが可能なため、１／２ク
ロツク前でのサンプリングが不要となり、セットアツプ
タイムが緩和できる。
ィ信号をサンプリングすることが可能なため、１／２ク
ロツク前でのサンプリングが不要となり、セットアツプ
タイムが緩和できる。
なお、上記実施例では、メタステーブル動作による誤動
作を防止するためのシュミットトリガ回路５を別口路と
して付加したが、フリップフロップ回路１内に内蔵した
場合でも同様の効果が期待できる。
作を防止するためのシュミットトリガ回路５を別口路と
して付加したが、フリップフロップ回路１内に内蔵した
場合でも同様の効果が期待できる。
以上説明したように本発明は、非同期レディ信号を同期
化して出力するレディ回路において、メタステーブル動
作による誤動作を防止する回路としてシュミットトリガ
回路を設けたことにより、同期レディ信号と同じタイミ
ングで非同期レディ信号をサンプリングすることができ
るので、非同期レディ信号のクロックに対するセットア
ンプタイムを緩和できる効果がある。また、フリップフ
ロップ回路１段とシュミントトリガ回路とインバータと
で構成できるので、ハードウェア量の削減された簡単な
回路構成にできる効果がある。
化して出力するレディ回路において、メタステーブル動
作による誤動作を防止する回路としてシュミットトリガ
回路を設けたことにより、同期レディ信号と同じタイミ
ングで非同期レディ信号をサンプリングすることができ
るので、非同期レディ信号のクロックに対するセットア
ンプタイムを緩和できる効果がある。また、フリップフ
ロップ回路１段とシュミントトリガ回路とインバータと
で構成できるので、ハードウェア量の削減された簡単な
回路構成にできる効果がある。
第１図は本発明によるレディ回路の一実施例を示す回路
図、第２図は第１図の回路の動作を説明するためのタイ
ミング図、第３図は一般的なレディ回路を示す回路図、
第４図は第３図の回路の動作を説明するためのタイミン
グ図である。 １・・・フリップフロップ回路、２・・・インバータ、
３・・・シュミットトリガ回路。
図、第２図は第１図の回路の動作を説明するためのタイ
ミング図、第３図は一般的なレディ回路を示す回路図、
第４図は第３図の回路の動作を説明するためのタイミン
グ図である。 １・・・フリップフロップ回路、２・・・インバータ、
３・・・シュミットトリガ回路。
Claims (1)
- 非同期レディ信号を同期化して出力するレディ回路にお
いて、メタステーブル動作による誤動作を防止するため
のシュミットトリガ回路を備えたことを特徴とするレデ
ィ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15442290A JPH0447420A (ja) | 1990-06-13 | 1990-06-13 | レデイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15442290A JPH0447420A (ja) | 1990-06-13 | 1990-06-13 | レデイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447420A true JPH0447420A (ja) | 1992-02-17 |
Family
ID=15583819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15442290A Pending JPH0447420A (ja) | 1990-06-13 | 1990-06-13 | レデイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447420A (ja) |
-
1990
- 1990-06-13 JP JP15442290A patent/JPH0447420A/ja active Pending
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