JPH0447433A - マルチプロセッサ制御方式 - Google Patents
マルチプロセッサ制御方式Info
- Publication number
- JPH0447433A JPH0447433A JP15460190A JP15460190A JPH0447433A JP H0447433 A JPH0447433 A JP H0447433A JP 15460190 A JP15460190 A JP 15460190A JP 15460190 A JP15460190 A JP 15460190A JP H0447433 A JPH0447433 A JP H0447433A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- bus acquisition
- processor
- request signal
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサ制御方式に関し、特に複数の
プロセッサで構成されたパーソナルコンピュータシステ
ムにおいて、各プロセッサが各プロセッサに共通に使用
される記憶装置との間でデータ転送を行うときのマルチ
プロセッサ制御方式に関する。
プロセッサで構成されたパーソナルコンピュータシステ
ムにおいて、各プロセッサが各プロセッサに共通に使用
される記憶装置との間でデータ転送を行うときのマルチ
プロセッサ制御方式に関する。
従来、複数のプロセッサからなるパーソナルフンピユー
タシステムにおいては、第２図に示すように、プロセッ
サ９ ａ ｙ ９ｂと共通記憶装置２との間にデータの
転送が行われるとき、プロセッサ９ａ、９ｂから同時に
バス獲得要求が発生した場合には、二つのプロセッサか
らのバス獲得要求の衝突が生じ、一つのプロセッサがバ
スを獲得したら、他のプロセッサはバスを獲得できなく
なってしまうように制御されていた。このため、プロセ
ッサ９ａ、９ｂからのバス獲得要求を調整するための調
整回路であるバスアービトレーション機構１０を必要と
し、プロセッサ９ ａ ｒ ９ ｂから同時にバス獲得
要求が発生した場合には、それらのバス獲得要求の衝突
が生じ、バスを獲得できなかったプロセッサの処理に対
して、バスアービトレーション機構１０が衝突の調整制
御を行っていた。
タシステムにおいては、第２図に示すように、プロセッ
サ９ ａ ｙ ９ｂと共通記憶装置２との間にデータの
転送が行われるとき、プロセッサ９ａ、９ｂから同時に
バス獲得要求が発生した場合には、二つのプロセッサか
らのバス獲得要求の衝突が生じ、一つのプロセッサがバ
スを獲得したら、他のプロセッサはバスを獲得できなく
なってしまうように制御されていた。このため、プロセ
ッサ９ａ、９ｂからのバス獲得要求を調整するための調
整回路であるバスアービトレーション機構１０を必要と
し、プロセッサ９ ａ ｒ ９ ｂから同時にバス獲得
要求が発生した場合には、それらのバス獲得要求の衝突
が生じ、バスを獲得できなかったプロセッサの処理に対
して、バスアービトレーション機構１０が衝突の調整制
御を行っていた。
上述した従来のマルチプロセッサ制御方式は、複数のプ
ロセッサからのバス獲得要求を調整するためのバスアー
ビトレーション機構を必要とし、バスを獲得できなかっ
たプロセッサの処理に対して、バスアービトレーション
機構が衝突の調整制御を行う必要があり、パーソナルコ
ンピュータシステムの全体としてのデータ処理能力が低
下してしまうという問題点があった。
ロセッサからのバス獲得要求を調整するためのバスアー
ビトレーション機構を必要とし、バスを獲得できなかっ
たプロセッサの処理に対して、バスアービトレーション
機構が衝突の調整制御を行う必要があり、パーソナルコ
ンピュータシステムの全体としてのデータ処理能力が低
下してしまうという問題点があった。
本発明の目的は、各プロセッサからのバス獲得要求の衝
突を調整するための、バスアービトレーシ６ン回路のよ
うな複雑なハードウェアを必要とせず、パーソナルコン
ピュータシステムの全体としてのデータ処理能力の低下
化をなくすことができるマルチプロセッサ制御方式を提
供することにある。
突を調整するための、バスアービトレーシ６ン回路のよ
うな複雑なハードウェアを必要とせず、パーソナルコン
ピュータシステムの全体としてのデータ処理能力の低下
化をなくすことができるマルチプロセッサ制御方式を提
供することにある。
本発明のマルチプロセッサ制御方式は、共通のデータバ
スに接続されバス獲得手段により前記データバスとの間
でデータを送受する複数のプロセッサが、前記データバ
スに接続され前記複数のプロセッサに共通に使用される
記憶装置との間でデータ転送を行うためのマルチプロセ
ッサ制御方式において、前記プロセッサが、 （Ａ）他のプロセッサのバス獲得要求信号にもとづき、
バス獲得の有無を指示する指示信号を出力するバス獲得
指示制御手段、 （Ｂ）前記バス獲得の有無を指示する指示信号を受信し
て前記バス獲得手段を制御するバス獲得実行制御手段、 （Ｃ）前記バス獲得の有無を指示する指示信号を受信し
て、前記バス獲得要求信号の他のプロセッサへの送出を
制御するバス獲得要求信号送出手段、 を有している。
スに接続されバス獲得手段により前記データバスとの間
でデータを送受する複数のプロセッサが、前記データバ
スに接続され前記複数のプロセッサに共通に使用される
記憶装置との間でデータ転送を行うためのマルチプロセ
ッサ制御方式において、前記プロセッサが、 （Ａ）他のプロセッサのバス獲得要求信号にもとづき、
バス獲得の有無を指示する指示信号を出力するバス獲得
指示制御手段、 （Ｂ）前記バス獲得の有無を指示する指示信号を受信し
て前記バス獲得手段を制御するバス獲得実行制御手段、 （Ｃ）前記バス獲得の有無を指示する指示信号を受信し
て、前記バス獲得要求信号の他のプロセッサへの送出を
制御するバス獲得要求信号送出手段、 を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示すマルチプロセッサ制御方式は、他のプロセ
ッサのバス獲得要求信号を他のプロセッサから受信した
とき、バス獲得待機指示信号を出力し、他のプロセッサ
からのバス獲得要求信号の送出が停止している状態で、
共通記憶装置２との間でのデータ転送要求が発生したと
き、バス獲得指示信号を出力するバス獲得指示制御手段
５ ａ ｔ５ｂ１バス獲得待獲得子信号を受信してプロ
セッサのバス獲得手段７ ａ ｒ ７ ｂをバス獲得待
機状態に制御し、バス獲得指示信号を受信してバス獲得
手段７ ａ ＊ ７ ｂをバス獲得実行状態に制御する
バス獲得実行制御手段６ａ、６ｂ１バス獲得指示信号を
受信したとき、バス獲得要求信号を他のプロセッサに送
出し、バスの使用が終了したときバス獲得要求信号の送
出を停止するバス獲得要求信号送出手段８ａ、８ｂから
構成されている。
ッサのバス獲得要求信号を他のプロセッサから受信した
とき、バス獲得待機指示信号を出力し、他のプロセッサ
からのバス獲得要求信号の送出が停止している状態で、
共通記憶装置２との間でのデータ転送要求が発生したと
き、バス獲得指示信号を出力するバス獲得指示制御手段
５ ａ ｔ５ｂ１バス獲得待獲得子信号を受信してプロ
セッサのバス獲得手段７ ａ ｒ ７ ｂをバス獲得待
機状態に制御し、バス獲得指示信号を受信してバス獲得
手段７ ａ ＊ ７ ｂをバス獲得実行状態に制御する
バス獲得実行制御手段６ａ、６ｂ１バス獲得指示信号を
受信したとき、バス獲得要求信号を他のプロセッサに送
出し、バスの使用が終了したときバス獲得要求信号の送
出を停止するバス獲得要求信号送出手段８ａ、８ｂから
構成されている。
次に、動作を説明する。
第１図において、例えばプロセッサ１ａが共通記憶装置
２との間でデータ転送を行うとき、プロセッサ１ａのバ
ス獲得指示制御手段５ａが、バス獲得指示信号をバス獲
得要求信号送出手段８ａに送出する。バス獲得指示信号
を受信したバス獲得要求信号送出手段８ａは、プロセッ
サ１ｂへ制御バス４を使用してバス獲得要求信号を送出
する。
２との間でデータ転送を行うとき、プロセッサ１ａのバ
ス獲得指示制御手段５ａが、バス獲得指示信号をバス獲
得要求信号送出手段８ａに送出する。バス獲得指示信号
を受信したバス獲得要求信号送出手段８ａは、プロセッ
サ１ｂへ制御バス４を使用してバス獲得要求信号を送出
する。
一方、バス獲得実行制御手段６ａは、バス獲得指示信号
を受信してバス獲得手段７ａをバス獲得実行状態に制御
する。これにより、プロセッサは共通記憶装置２との間
でデータバス３を介してデータ転送することができるよ
うになる。
を受信してバス獲得手段７ａをバス獲得実行状態に制御
する。これにより、プロセッサは共通記憶装置２との間
でデータバス３を介してデータ転送することができるよ
うになる。
プロセッサ１ａがバス３を獲得して使用中である間は、
バス３を獲得して使用中であることを知らせるために、
バス獲得要求信号送出手段８ａからバス獲得要求信号が
継続的に送出される。
バス３を獲得して使用中であることを知らせるために、
バス獲得要求信号送出手段８ａからバス獲得要求信号が
継続的に送出される。
プロセッサ１ｂは、プロセッサ１ａのデータ転送が終了
するまで、バス獲得指示制御制御手段５ａによって制御
バス４を介して、プロセッサ１ａのバス獲得要求信号の
受信を監視する。プロセッサ１ｂがデータ転送を行う必
要が生じたときには、プロセッサ１ａのバスデータ転送
の終了によりバス獲得要求信号の受信が停止したら、バ
ス獲得指示制御制御手段５ｂは、バス獲得指示信号をバ
ス獲得実行制御手段６ｂに送出する。バス獲得指示信号
を受信したバス獲得実行制御手段６ｂはバス獲得制御を
行い、データバス３を獲得する。また、バス獲得指示信
号を受信したバス獲得要求信号送出手段８ｂは、プロセ
ッサ１ａへ制御バス４を使用してバス獲得要求信号を送
出する。
するまで、バス獲得指示制御制御手段５ａによって制御
バス４を介して、プロセッサ１ａのバス獲得要求信号の
受信を監視する。プロセッサ１ｂがデータ転送を行う必
要が生じたときには、プロセッサ１ａのバスデータ転送
の終了によりバス獲得要求信号の受信が停止したら、バ
ス獲得指示制御制御手段５ｂは、バス獲得指示信号をバ
ス獲得実行制御手段６ｂに送出する。バス獲得指示信号
を受信したバス獲得実行制御手段６ｂはバス獲得制御を
行い、データバス３を獲得する。また、バス獲得指示信
号を受信したバス獲得要求信号送出手段８ｂは、プロセ
ッサ１ａへ制御バス４を使用してバス獲得要求信号を送
出する。
このように、両プロセッサｌａ、ｌｂが、バス獲得デー
タ転送を交互に行うことにより、バスアービトレーショ
ン機構を必要とせず、パーソナルコンピュータシステム
の全体としてのデータ処理能力の低下化をな（すことが
できる。
タ転送を交互に行うことにより、バスアービトレーショ
ン機構を必要とせず、パーソナルコンピュータシステム
の全体としてのデータ処理能力の低下化をな（すことが
できる。
なお、上記の説明では、プロセッサ１ａとプロセッサ１
ｂとの間でのバス獲得要求信号の送出に制御バス４を使
用していたが、プロセッサ１ａとプロセッサ１ｂとの間
に直接、通信回線を設けてこの通信回線を介してバス獲
得要求信号の送出を行ってもよい。
ｂとの間でのバス獲得要求信号の送出に制御バス４を使
用していたが、プロセッサ１ａとプロセッサ１ｂとの間
に直接、通信回線を設けてこの通信回線を介してバス獲
得要求信号の送出を行ってもよい。
以上説明したように、本発明は、各プロセッサが、記憶
装置とのデータ転送を行うとき、バス獲得要求を交互に
行うことにより、バスアービトレーション回路のような
複雑なハードウェアを必要とせず、パーソナルコンピュ
ータシステムの全体としてのデータ処理能力の低下化を
なくすことができるという効果を有する。
装置とのデータ転送を行うとき、バス獲得要求を交互に
行うことにより、バスアービトレーション回路のような
複雑なハードウェアを必要とせず、パーソナルコンピュ
ータシステムの全体としてのデータ処理能力の低下化を
なくすことができるという効果を有する。
第１図は本発明の一実施例のブロック図、第２図は従来
のマルチプロセッサ制御方式のブロック図である。 ｌａ、ｌｂ・・・・・・プロセッサ、２・・・・・・共
通記憶装置、３・・・・・・データバス、４・・・・・
・制ａバス、５ａ。 ５ｂ・・・・・・バス獲得指示制御手段、６ａ、６ｂ・
・・・・・バス獲得実行制御手段、７ａ、７ｂ・・・・
・・バス獲得手段、８ａ＋ ８ｂ・・・・・・バス獲得
要求信号送出手段、９ ａ 、９ ｂ・・・・・・プロ
セッサ、１０・・・・・・バスアービトレーション機構
。 代理人 弁理士 内 原 晋
のマルチプロセッサ制御方式のブロック図である。 ｌａ、ｌｂ・・・・・・プロセッサ、２・・・・・・共
通記憶装置、３・・・・・・データバス、４・・・・・
・制ａバス、５ａ。 ５ｂ・・・・・・バス獲得指示制御手段、６ａ、６ｂ・
・・・・・バス獲得実行制御手段、７ａ、７ｂ・・・・
・・バス獲得手段、８ａ＋ ８ｂ・・・・・・バス獲得
要求信号送出手段、９ ａ 、９ ｂ・・・・・・プロ
セッサ、１０・・・・・・バスアービトレーション機構
。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、共通のデータバスに接続されバス獲得手段により前
記データバスとの間でデータを送受する複数のプロセッ
サが、前記データバスに接続され前記複数のプロセッサ
に共通に使用される記憶装置との間でデータ転送を行う
ためのマルチプロセッサ制御方式において、前記プロセ
ッサが、 （Ａ）他のプロセッサのバス獲得要求信号にもとづき、
バス獲得の有無を指示する指示信号を出力するバス獲得
指示制御手段、 （Ｂ）前記バス獲得の有無を指示する指示信号を受信し
て前記バス獲得手段を制御するバス獲得実行制御手段、 （Ｃ）前記バス獲得の有無を指示する指示信号を受信し
て、前記バス獲得要求信号の他のプロセッサへの送出を
制御するバス獲得要求信号送出手段、 を有したことを特徴とするマルチプロセッサ制御方式。 ２、共通のデータバスに接続されバス獲得手段により前
記データバスとの間でデータを送受する複数のプロセッ
サが、前記データバスに接続され前記複数のプロセッサ
に共通に使用される記憶装置との間でデータ転送を行う
ためのマルチプロセッサ制御方式において、前記プロセ
ッサが、 （Ａ）他のプロセッサのバス獲得要求信号を他のプロセ
ッサから受信したとき、バス獲得待機指示信号を出力し
、他のプロセッサからのバス獲得要求信号の送出が停止
している状態で、前記記憶装置との間でのデータ転送要
求が発生したとき、バス獲得指示信号を出力するバス獲
得指示制御手段、 （Ｂ）前記バス獲得待機指示信号を受信して前記バス獲
得手段をバス獲得待機状態に制御し、バス獲得指示信号
を受信して前記バス獲得手段をバス獲得実行状態に制御
するバス獲得実行制御手段、 （Ｃ）前記バス獲得指示制御手段が他のプロセッサから
他のプロセッサのバス獲得要求信号を受信していない状
態で前記バス獲得指示信号を受信したとき、前記バス獲
得要求信号を他のプロセッサに送出し、バスの使用が終
了したとき前記バス獲得要求信号の送出を停止するバス
獲得要求信号送出手段、 を有したことを特徴とするマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15460190A JPH0447433A (ja) | 1990-06-13 | 1990-06-13 | マルチプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15460190A JPH0447433A (ja) | 1990-06-13 | 1990-06-13 | マルチプロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447433A true JPH0447433A (ja) | 1992-02-17 |
Family
ID=15587750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15460190A Pending JPH0447433A (ja) | 1990-06-13 | 1990-06-13 | マルチプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447433A (ja) |
-
1990
- 1990-06-13 JP JP15460190A patent/JPH0447433A/ja active Pending
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