JPH044752B2 - - Google Patents
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- Publication number
- JPH044752B2 JPH044752B2 JP146486A JP146486A JPH044752B2 JP H044752 B2 JPH044752 B2 JP H044752B2 JP 146486 A JP146486 A JP 146486A JP 146486 A JP146486 A JP 146486A JP H044752 B2 JPH044752 B2 JP H044752B2
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- JP
- Japan
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- layer
- semiconductor device
- active layer
- stacked semiconductor
- silicon
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、積層型半導体装置の積層化構造に
関するものであり、特に積層化プロセスにおいて
発生するストレス（熱応力）を回避する方法に関
するものである。
関するものであり、特に積層化プロセスにおいて
発生するストレス（熱応力）を回避する方法に関
するものである。
第３図は従来の積層型半導体装置のSOI
（Silicon on Insulator）構造を示す断面図であ
り、第ｎ番目の活性層１の上に非電導物質を第ｎ
番目の層間絶縁層３として形成し、さらにその上
に第（ｎ＋１）番目の活性層２を形成することに
よりSOIの積層構造を実現している。
（Silicon on Insulator）構造を示す断面図であ
り、第ｎ番目の活性層１の上に非電導物質を第ｎ
番目の層間絶縁層３として形成し、さらにその上
に第（ｎ＋１）番目の活性層２を形成することに
よりSOIの積層構造を実現している。
第３図に示す積層型半導体装置は、活性層１，
２中に、FET（Field Effect Transistor）、ある
いはその他の抵抗やコンデンサなどの電気部品を
使つて回路を形成し、さらに上下の回路を層間絶
縁膜３を介して配線し、３次元に配置された回路
を形成したものである。上記従来技術による積層
型半導体装置においては、活性層２を形成するた
めに、レーザビームもしくはエレクトロンビーム
を利用して、堆積したポリシリコンの再結晶化を
行つている。
２中に、FET（Field Effect Transistor）、ある
いはその他の抵抗やコンデンサなどの電気部品を
使つて回路を形成し、さらに上下の回路を層間絶
縁膜３を介して配線し、３次元に配置された回路
を形成したものである。上記従来技術による積層
型半導体装置においては、活性層２を形成するた
めに、レーザビームもしくはエレクトロンビーム
を利用して、堆積したポリシリコンの再結晶化を
行つている。
従来の積層型半導体装置は、第３図のように構
成され、層間絶縁膜３の上に活性層２を形成して
いるので、この活性層２の形成において堆積した
ポリシリコンをレーザビームやエレクトロンビー
ムで再結晶化することが必要であり、この時に上
記両層２，３の熱膨張係数の差でストレス（熱応
力）が発生し、基板の反りが起るなどの問題点が
あつた。
成され、層間絶縁膜３の上に活性層２を形成して
いるので、この活性層２の形成において堆積した
ポリシリコンをレーザビームやエレクトロンビー
ムで再結晶化することが必要であり、この時に上
記両層２，３の熱膨張係数の差でストレス（熱応
力）が発生し、基板の反りが起るなどの問題点が
あつた。
この発明は上記のような問題点を解消するため
にされたもので、基板の反りを回避できる積層型
半導体装置を提供することを目的とする。
にされたもので、基板の反りを回避できる積層型
半導体装置を提供することを目的とする。
この発明に係る積層型半導体装置は、層間絶縁
層とその上の活性層との間に、薄いシリコン層と
薄い酸化シリコン層もしくは窒化シリコン層とを
交互に複数層重ねてなる薄膜多層構造のバツフア
層を組み込むようにしたものである。
層とその上の活性層との間に、薄いシリコン層と
薄い酸化シリコン層もしくは窒化シリコン層とを
交互に複数層重ねてなる薄膜多層構造のバツフア
層を組み込むようにしたものである。
この発明においては、上記バツフア層が、上下
の活性層と層間絶縁層との熱膨張係数の違いによ
り再結晶化時に発生するストレス（熱応力）を吸
収し、これにより基板の反りの発生を回避すると
ともに、上記活性層の再結晶化時における結晶性
を向上させる。
の活性層と層間絶縁層との熱膨張係数の違いによ
り再結晶化時に発生するストレス（熱応力）を吸
収し、これにより基板の反りの発生を回避すると
ともに、上記活性層の再結晶化時における結晶性
を向上させる。
以下、この発明の一実施例を図つていて説明す
る。
る。
第１図は本発明の一実施例による積層型半導体
装置を示し、図において、１は積層型半導体装置
における第ｎ番目の活性層、２は第（ｎ＋１）番
目の活性層、３は第ｎ番目の活性層１と第（ｎ＋
１）番目の活性層(2)とを分離する層間絶縁層であ
り、４はバツフア層である。
装置を示し、図において、１は積層型半導体装置
における第ｎ番目の活性層、２は第（ｎ＋１）番
目の活性層、３は第ｎ番目の活性層１と第（ｎ＋
１）番目の活性層(2)とを分離する層間絶縁層であ
り、４はバツフア層である。
第２図にバツフア層４の拡大図を示す。このバ
ツフア層４は膜厚10〜100Åの薄いシリコン層４
ａと同じく膜厚10〜100Åの薄い酸化シリコン層
（もしくは窒化シリコン層）４ｂとが交互に積み
重ねられた薄膜多層構造となつている。ここで上
記膜厚の下限10Åは１原子層の厚みは５Åでほぼ
２〜３原子層の厚みということであり、上限100
Åはこれ以上厚いと後述する熱ストレス吸収の効
果を発揮できないからである。
ツフア層４は膜厚10〜100Åの薄いシリコン層４
ａと同じく膜厚10〜100Åの薄い酸化シリコン層
（もしくは窒化シリコン層）４ｂとが交互に積み
重ねられた薄膜多層構造となつている。ここで上
記膜厚の下限10Åは１原子層の厚みは５Åでほぼ
２〜３原子層の厚みということであり、上限100
Åはこれ以上厚いと後述する熱ストレス吸収の効
果を発揮できないからである。
第１図に示すような積層型半導体装置を形成す
るプロセスにおいては、活性層２を形成するた
め、堆積したポリシリコンの再結晶化プロセスを
行なうが、本実施例では上記ポリシリコンを堆積
し、再結晶化プロセスを行なう前に、バツフア層
４を形成するようにしており、これにより、活性
層２の再結晶化プロセスにおいて発生する熱応力
を該バツフア層４により吸収し、基板の反りを回
避することができる。またさらにこの基板の反り
を回避できることによつてその後のウエハプロセ
スの精度の向上も期待できる。
るプロセスにおいては、活性層２を形成するた
め、堆積したポリシリコンの再結晶化プロセスを
行なうが、本実施例では上記ポリシリコンを堆積
し、再結晶化プロセスを行なう前に、バツフア層
４を形成するようにしており、これにより、活性
層２の再結晶化プロセスにおいて発生する熱応力
を該バツフア層４により吸収し、基板の反りを回
避することができる。またさらにこの基板の反り
を回避できることによつてその後のウエハプロセ
スの精度の向上も期待できる。
なお、上記実施例では薄膜多層構造のバツフア
層としては、シリコン層と酸化シリコン（もしく
は窒化シリコン）層との重ね合わせによるものを
用いたが、これはシリコン層、酸化シリコン層、
窒化シリコン層、PSGなど３種類以上の物質を
積層化し、バツフア層にすることも可能である。
層としては、シリコン層と酸化シリコン（もしく
は窒化シリコン）層との重ね合わせによるものを
用いたが、これはシリコン層、酸化シリコン層、
窒化シリコン層、PSGなど３種類以上の物質を
積層化し、バツフア層にすることも可能である。
以上のように、この発明によれば、バツフア層
を層間絶縁膜と活性層との間に形成するようにし
たので、熱応力による基板の反りを回避でき、活
性層として質の良いシリコン層を得られる効果が
ある。また基板の反りを回避できるために、その
後のウエハプロセスの精度の向上も期待できる。
を層間絶縁膜と活性層との間に形成するようにし
たので、熱応力による基板の反りを回避でき、活
性層として質の良いシリコン層を得られる効果が
ある。また基板の反りを回避できるために、その
後のウエハプロセスの精度の向上も期待できる。
第１図はこの発明の一実施例による積層型半導
体装置を示す断面図、第２図は第１図中のバツフ
ア層の構造を示す断面図、第３図は従来の積層型
半導体装置を示す断面図である。 １…第ｎ番目の活性層、２…第（ｎ＋１）番目
の活性層、３…第ｎ番目の層間絶縁層、４…バツ
フア層。なお図中同一符号は同一又は相当部分を
示す。
体装置を示す断面図、第２図は第１図中のバツフ
ア層の構造を示す断面図、第３図は従来の積層型
半導体装置を示す断面図である。 １…第ｎ番目の活性層、２…第（ｎ＋１）番目
の活性層、３…第ｎ番目の層間絶縁層、４…バツ
フア層。なお図中同一符号は同一又は相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ SOI層を有する積層型半導体装置において、 活性層であるシリコン層と層間絶縁膜である酸
化シリコン層との間に、薄いシリコン層と薄い酸
化シリコン層もしくは窒化シリコン層とを交互に
複数層積重ねてなる薄膜多層構造のバツフア層を
有することを特徴とする積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP146486A JPS62160737A (ja) | 1986-01-09 | 1986-01-09 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP146486A JPS62160737A (ja) | 1986-01-09 | 1986-01-09 | 積層型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62160737A JPS62160737A (ja) | 1987-07-16 |
| JPH044752B2 true JPH044752B2 (ja) | 1992-01-29 |
Family
ID=11502182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP146486A Granted JPS62160737A (ja) | 1986-01-09 | 1986-01-09 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160737A (ja) |
-
1986
- 1986-01-09 JP JP146486A patent/JPS62160737A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62160737A (ja) | 1987-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |