JPS6150367A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6150367A JPS6150367A JP59173624A JP17362484A JPS6150367A JP S6150367 A JPS6150367 A JP S6150367A JP 59173624 A JP59173624 A JP 59173624A JP 17362484 A JP17362484 A JP 17362484A JP S6150367 A JPS6150367 A JP S6150367A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- region
- channel region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に係り、特に三次元に積層されるＳ
ＯＩ構造の半導体装置に関する。
ＯＩ構造の半導体装置に関する。
半導体集積回路（Ｉ Ｃ”）はＬＳＩ、ＶＬＳＩと二次
元（平面的）領域で微細化、高集積化されてきたが、そ
れは高度に集積化すれば高速に動作する等、回路特性が
向上するメリフトが大きいからである。しかしながら、
微細化にも限度があり、それを更に高集積化するための
手段として、現在、ＩＣを立体的に積み上げた三次元半
導体装置（三次元ＬＳ Ｉ）が鋭意検討されている。
元（平面的）領域で微細化、高集積化されてきたが、そ
れは高度に集積化すれば高速に動作する等、回路特性が
向上するメリフトが大きいからである。しかしながら、
微細化にも限度があり、それを更に高集積化するための
手段として、現在、ＩＣを立体的に積み上げた三次元半
導体装置（三次元ＬＳ Ｉ）が鋭意検討されている。
このような三次元１、Ｓｔの基礎となるのが、Ｓｏ １
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構
造の半導体素子（トランジスタ）であって、それは、絶
縁基板上に非単結晶質の半導体層を被着し、ビーム・ア
ニールして結晶化して、その結晶層に素子を形成する方
法である。かような半導体素子が絶縁膜を介して多層に
積み上げられて三次元Ｌ Ｓ Ｉに形成されるが、上記
のビーム・アニールして結晶化した結晶層は出来るだけ
結晶品質の良い結晶層に形成するのが、望ましいことは
当然である。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構
造の半導体素子（トランジスタ）であって、それは、絶
縁基板上に非単結晶質の半導体層を被着し、ビーム・ア
ニールして結晶化して、その結晶層に素子を形成する方
法である。かような半導体素子が絶縁膜を介して多層に
積み上げられて三次元Ｌ Ｓ Ｉに形成されるが、上記
のビーム・アニールして結晶化した結晶層は出来るだけ
結晶品質の良い結晶層に形成するのが、望ましいことは
当然である。
［従来の技術］
第２図（ａｌおよび（ｂｌは二層に積み上げた三次元Ｍ
Ｉｓ型半導体素子の平面図と断面図（第２図ｆａ＋は同
図中）のＡＡ断面図）とを示しており、ｌはシリコン基
板、２はフィールド酸化膜、３は下層（第１層）の半導
体素子のゲート絶縁膜、４はそのゲート電極である。
Ｉｓ型半導体素子の平面図と断面図（第２図ｆａ＋は同
図中）のＡＡ断面図）とを示しており、ｌはシリコン基
板、２はフィールド酸化膜、３は下層（第１層）の半導
体素子のゲート絶縁膜、４はそのゲート電極である。
その上に、眉間絶縁膜５を介在させて、上層（第２層）
の半導体素子のチャネル領域６が設けられ、その表面に
ゲート絶縁膜７を介して、ゲート電極８が形成されてい
る。更に、第２図＋ａｌに示す断面図には図示されてい
ないが、第２図ｆｂ）に明示しているようにチャネル領
域の両側にソース領域９とドレイン領域１０とが設けら
れている。
の半導体素子のチャネル領域６が設けられ、その表面に
ゲート絶縁膜７を介して、ゲート電極８が形成されてい
る。更に、第２図＋ａｌに示す断面図には図示されてい
ないが、第２図ｆｂ）に明示しているようにチャネル領
域の両側にソース領域９とドレイン領域１０とが設けら
れている。
且つ、下層の半導体素子と上層の半導体素子とは、上下
に重ね合って同一ディメンジョン（寸法； Ｄｉｍｅｎ
ｓｉｏｎ ）となっている。従って、第２図（ｂｌに示
す平面図では下層と上層の両半導体素子は区別して図示
していない。又、下層の半導体素子のチャネル領域は、
ゲート絶縁膜３の直下のシリコン基板１であり、第２図
ｆａｌには特に記号は付していない。
に重ね合って同一ディメンジョン（寸法； Ｄｉｍｅｎ
ｓｉｏｎ ）となっている。従って、第２図（ｂｌに示
す平面図では下層と上層の両半導体素子は区別して図示
していない。又、下層の半導体素子のチャネル領域は、
ゲート絶縁膜３の直下のシリコン基板１であり、第２図
ｆａｌには特に記号は付していない。
ところで、このようなＭＩＳ型半導体素子を形成するに
は、島状の結晶層を絶縁膜上に形成する所謂Ｓｏｌ構造
の半導体素子を形成しなければならないが、それには、
下層の半導体素子を形成した後、まず化学気相成長（Ｃ
ＶＤ）法で眉間絶縁膜５を被着する。この眉間絶縁膜５
は、例えば膜厚４５００人の燐シリケートガラス（ＰＳ
Ｇ）ＩＮと膜厚５００人の二酸化シリコン（ｓ；ｏ２）
ＩＮとを積層した膜厚約５０００人の膜である。
は、島状の結晶層を絶縁膜上に形成する所謂Ｓｏｌ構造
の半導体素子を形成しなければならないが、それには、
下層の半導体素子を形成した後、まず化学気相成長（Ｃ
ＶＤ）法で眉間絶縁膜５を被着する。この眉間絶縁膜５
は、例えば膜厚４５００人の燐シリケートガラス（ＰＳ
Ｇ）ＩＮと膜厚５００人の二酸化シリコン（ｓ；ｏ２）
ＩＮとを積層した膜厚約５０００人の膜である。
次いで、第３図に示す工程図のように、膜厚４０００人
の多結晶シリコン層６０をＣＶＤ法で被着し、その多結
晶シリコン層をレーザアニールして、結晶化し、更に、
そのシリコン結晶層６０をパターンニングしてチャネル
領域６ （第１図ｆａ＋参照）に形成する。尚、この場
合、被着した多結晶シリコン層を最初にチャネル領域に
パターンニングした後に、レーザアニールしても同様で
ある。又、多結晶シリコン層６０を被着する代わりにア
モルファスシリコン層を被着してもよい。
の多結晶シリコン層６０をＣＶＤ法で被着し、その多結
晶シリコン層をレーザアニールして、結晶化し、更に、
そのシリコン結晶層６０をパターンニングしてチャネル
領域６ （第１図ｆａ＋参照）に形成する。尚、この場
合、被着した多結晶シリコン層を最初にチャネル領域に
パターンニングした後に、レーザアニールしても同様で
ある。又、多結晶シリコン層６０を被着する代わりにア
モルファスシリコン層を被着してもよい。
［発明が解決しようとする問題点コ
ところが、レーザアニール工程においては、第３図に示
すように、多結晶シリコン層２０の下に、フィールド酸
化膜２と眉間絶縁１ｍ！７との厚い２つの絶縁膜（合計
膜厚は１．５μｍ程度）が積層された領域Ａと、厚い絶
縁膜は眉間絶縁膜７のみで、その他はゲート電極４ （
膜厚５０００人）とゲート絶縁膜３ （膜厚４００〜５
００人）とが積層されている領域Ｂとがある。
すように、多結晶シリコン層２０の下に、フィールド酸
化膜２と眉間絶縁１ｍ！７との厚い２つの絶縁膜（合計
膜厚は１．５μｍ程度）が積層された領域Ａと、厚い絶
縁膜は眉間絶縁膜７のみで、その他はゲート電極４ （
膜厚５０００人）とゲート絶縁膜３ （膜厚４００〜５
００人）とが積層されている領域Ｂとがある。
更に、厚い絶縁膜は眉間絶縁膜７のみで、その他はゲー
ト絶縁膜に準じた薄い絶縁膜が形成されているだけの領
域Ｃ（第２図中）に示すソース領域９やドレイン領域１
０の上面が、これに相当する領域）がある。
ト絶縁膜に準じた薄い絶縁膜が形成されているだけの領
域Ｃ（第２図中）に示すソース領域９やドレイン領域１
０の上面が、これに相当する領域）がある。
そうすると、領域Ａでは熱放散の少ない絶縁膜が厚く形
成されているため、多結晶シリコン層６０は熔融し易い
が、領域Ｂおよび領域Ｃでは熱放散の大きいシリコン基
板１に近接しているから、その上面に被着した多結晶シ
リコン層６０は、熱の逃げが速い。
成されているため、多結晶シリコン層６０は熔融し易い
が、領域Ｂおよび領域Ｃでは熱放散の大きいシリコン基
板１に近接しているから、その上面に被着した多結晶シ
リコン層６０は、熱の逃げが速い。
従って、領域Ａで高品質な結晶層が形成される条件を与
えて、レーザアニールすると、特に領域Ｃは溶融し難く
て、十分に結晶化が進まない。一方、領域Ｃにおいて高
品質な結晶層を形成しようとすると、レーザアニールが
高パワーとなって、領域へでは熔融し過ぎて、多結晶シ
リコン層が球状になって剥がれが起こる。
えて、レーザアニールすると、特に領域Ｃは溶融し難く
て、十分に結晶化が進まない。一方、領域Ｃにおいて高
品質な結晶層を形成しようとすると、レーザアニールが
高パワーとなって、領域へでは熔融し過ぎて、多結晶シ
リコン層が球状になって剥がれが起こる。
そのために、同一条件でレーザアニールして、上面を走
査（スキャンニング）し、全面に高品質な結晶層を形成
することは、大変に困難な問題で、従来は寧ろ低い結晶
品質の結晶領域に半導体素子が形成されることが多かっ
た。
査（スキャンニング）し、全面に高品質な結晶層を形成
することは、大変に困難な問題で、従来は寧ろ低い結晶
品質の結晶領域に半導体素子が形成されることが多かっ
た。
本発明は、このような欠点を解消させて、高品質な結晶
層に三次元半導体素子を作成する構造の半導体装置を提
案するものである。
層に三次元半導体素子を作成する構造の半導体装置を提
案するものである。
［問題点を解決するための手段］
その目的は、第１のＭＩＳ）ランジスク上に絶縁膜を介
して、第２のＭｉｓトランジスタが設けられ、前記第１
のＭＩＳトランジスタのゲート電極上の該絶縁膜上に、
前記第２のＭ■Ｓトランジスタのチャネル領域全域が配
置されている半導体装置によって達成される。
して、第２のＭｉｓトランジスタが設けられ、前記第１
のＭＩＳトランジスタのゲート電極上の該絶縁膜上に、
前記第２のＭ■Ｓトランジスタのチャネル領域全域が配
置されている半導体装置によって達成される。
［作用］
即ち、本発明にかかる半導体装置は、良質の結晶層が形
成される領域に、チャネル領域を設ける構造にするもの
である。
成される領域に、チャネル領域を設ける構造にするもの
である。
これは、実験結果によって、上記のレーザアニ−ル工程
における領域Ａ、Ｂ、Ｃのうち、領域Ｂは領域Ｃよりも
領域へに類似して、比較的に熔融が容易であり、良質の
結晶層が形成されていることが判ってきた。その理由は
、第３図を参照して、矢印方向からレーザを走査すると
、熱がゲート電極４に速く伝わり、その加熱されたゲー
ト電極４によって、その電極上の眉間絶縁膜５が予備加
熱され、そのために、その上の多結晶シリコン層６０が
熔は易くなるものと考えられる。
における領域Ａ、Ｂ、Ｃのうち、領域Ｂは領域Ｃよりも
領域へに類似して、比較的に熔融が容易であり、良質の
結晶層が形成されていることが判ってきた。その理由は
、第３図を参照して、矢印方向からレーザを走査すると
、熱がゲート電極４に速く伝わり、その加熱されたゲー
ト電極４によって、その電極上の眉間絶縁膜５が予備加
熱され、そのために、その上の多結晶シリコン層６０が
熔は易くなるものと考えられる。
従って、Ｍｉｓ型半導体装置において、最も動作特性に
重要な影響があるチャネル領域を、この領域Ｂの中に形
成させるものである。（尚、領域Ａの上に半導体素子を
設けると、このような問題はない。しかし、高密度に形
成すれば、上下の半導体素子が重ね合う機会が多くなり
、本発明はこの点に解決を与えるものである。） ［実施例］ 以下１図面を参照して実施例によって詳細に説明する。
重要な影響があるチャネル領域を、この領域Ｂの中に形
成させるものである。（尚、領域Ａの上に半導体素子を
設けると、このような問題はない。しかし、高密度に形
成すれば、上下の半導体素子が重ね合う機会が多くなり
、本発明はこの点に解決を与えるものである。） ［実施例］ 以下１図面を参照して実施例によって詳細に説明する。
第１図＋ｌ１ｌ）および（ｂｌは本発明にかかる三次元
ＭｌＳ型半導体素子の平面図と断面図（第１図（ａｌは
同図（ｂｌのＢＢ断面図）とを示しており、１１はシリ
コン基板、 １２はフィールド酸化膜、１３は下層の半
導体素子のゲート絶縁膜、１４はそのゲート電極である
。
ＭｌＳ型半導体素子の平面図と断面図（第１図（ａｌは
同図（ｂｌのＢＢ断面図）とを示しており、１１はシリ
コン基板、 １２はフィールド酸化膜、１３は下層の半
導体素子のゲート絶縁膜、１４はそのゲート電極である
。
その上に、眉間絶縁膜１５を介して、上層の半導体素子
のチャネル領域１６が設けられ、その表面にゲート絶縁
膜１７を介在させて、ゲート電極１８が形成されている
が、第１図（ｂｌに示すように上層の素子のチャネル領
域１６は、下層の素子のゲート電極１４の領域内の上面
に設けられる。
のチャネル領域１６が設けられ、その表面にゲート絶縁
膜１７を介在させて、ゲート電極１８が形成されている
が、第１図（ｂｌに示すように上層の素子のチャネル領
域１６は、下層の素子のゲート電極１４の領域内の上面
に設けられる。
尚、第１図中）において、１９．２０は下層の半導体素
子のソース領域とドレイン領域、２９．３０は上層の半
導体素子のソース領域とドレイン領域を示している。
子のソース領域とドレイン領域、２９．３０は上層の半
導体素子のソース領域とドレイン領域を示している。
このようにして、垂直透過的にディメンジョンを換え、
下層のゲート電極１４の中に上層のチャネル領域１６を
形成するようにすれば、良質の結晶性のチャネル領域が
得られ、上層の半導体素子は高性能、高品質化される。
下層のゲート電極１４の中に上層のチャネル領域１６を
形成するようにすれば、良質の結晶性のチャネル領域が
得られ、上層の半導体素子は高性能、高品質化される。
かくして、順次にこの条件に合った半導体素子を積層す
ると、品質の良い三次元半導体装置が作成される。
ると、品質の良い三次元半導体装置が作成される。
ところで、膜厚４０００人の多結晶シリコン層６０をレ
ーザアニールするには、従来と同様の条件によって行な
えばよい。例えば、連続アルゴンレーザ（ＣＷ −Ａｒ
Ｌａ５ｅｒ）を使用して、スポットサイズを５０μｍ
φ、レーザ出力をＩＯＷとして１０ｃｍ／ｓｅｃの速度
で走査する。そうすると、多結晶シリコン層が結晶化さ
れて、領域Ａ、Ｂの上には良質の結晶層が作成される。
ーザアニールするには、従来と同様の条件によって行な
えばよい。例えば、連続アルゴンレーザ（ＣＷ −Ａｒ
Ｌａ５ｅｒ）を使用して、スポットサイズを５０μｍ
φ、レーザ出力をＩＯＷとして１０ｃｍ／ｓｅｃの速度
で走査する。そうすると、多結晶シリコン層が結晶化さ
れて、領域Ａ、Ｂの上には良質の結晶層が作成される。
一方、ソース領域２９．ドレイン領域３０の両頭域（領
域Ｃ）上の結晶層の結晶性は余り良くはない。
域Ｃ）上の結晶層の結晶性は余り良くはない。
しかし、これは半導体素子の特性には殆ど影響がなく、
特に重要なチャネル領域の結晶性が良いために、半導体
素子の性能１品質が向上するものである。
特に重要なチャネル領域の結晶性が良いために、半導体
素子の性能１品質が向上するものである。
［発明の効果］
以上の説明から明らかなように、本発明によれば性能１
品質の向上した三次元半導体装置が得られる効果か大き
い。
品質の向上した三次元半導体装置が得られる効果か大き
い。
第１図（ａｌおよび（ｂｌは本発明にががる三次元ＭＩ
Ｓ型半導体素子の平面図と断面図（第１図ｆａｔは同図
中）のＢＢ断面図）、 第２図（ａ）および（ｂｌは従来の三次元ＭＩＳ型半導
体素子の平面図と断面図〈第２図（δ）は同図（ｂ）の
ＡＡ断面図）、 第３図はレーザアニール工程図である。 図において、 １．１１はシリコン基板、 ２．１２はフィールド絶縁膜、 ３．１３は下層の半導体素子のゲート絶縁膜、４．１４
は下層の半導体素子のゲート電極、５．１５は眉間絶縁
膜、 ６．１６は上層の半導体素子のチャネル領域、７．１７
は上層の半導体素子のゲート絶縁膜、８．１８は上層の
半導体素子のゲート電極、９ 、１９．２９はソース領
域、１０．２０．３０はドレイン領域、 を示している。 第１１１１１ 第２図 Ｉ３Ｗ
Ｓ型半導体素子の平面図と断面図（第１図ｆａｔは同図
中）のＢＢ断面図）、 第２図（ａ）および（ｂｌは従来の三次元ＭＩＳ型半導
体素子の平面図と断面図〈第２図（δ）は同図（ｂ）の
ＡＡ断面図）、 第３図はレーザアニール工程図である。 図において、 １．１１はシリコン基板、 ２．１２はフィールド絶縁膜、 ３．１３は下層の半導体素子のゲート絶縁膜、４．１４
は下層の半導体素子のゲート電極、５．１５は眉間絶縁
膜、 ６．１６は上層の半導体素子のチャネル領域、７．１７
は上層の半導体素子のゲート絶縁膜、８．１８は上層の
半導体素子のゲート電極、９ 、１９．２９はソース領
域、１０．２０．３０はドレイン領域、 を示している。 第１１１１１ 第２図 Ｉ３Ｗ
Claims (1)
- 第１のＭＩＳトランジスタ上に絶縁膜を介して、第２の
ＭＩＳトランジスタが設けられ、前記第１のＭＩＳトラ
ンジスタのゲート電極上の該絶縁膜上に、前記第２のＭ
ＩＳトランジスタのチャネル領域全域が配置されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173624A JPS6150367A (ja) | 1984-08-20 | 1984-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173624A JPS6150367A (ja) | 1984-08-20 | 1984-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150367A true JPS6150367A (ja) | 1986-03-12 |
Family
ID=15964058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173624A Pending JPS6150367A (ja) | 1984-08-20 | 1984-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150367A (ja) |
-
1984
- 1984-08-20 JP JP59173624A patent/JPS6150367A/ja active Pending
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