JPH0447585A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第１０図）発明が解決
しようとする課題 課題を解決するための手段　　（第１図）作用 実施例 本発明の一実施例　（第２図〜第４図）本発明の他の実
施例（第５図〜第９図）発明の効果 〔概　要〕 ワード線方向に配列された複数のセンスアンプを有する
大容量の半導体記憶装置に関し、チップの集積度を向上
させて製造コストを低下させると共にアクセス速度を高
速化し、且つ、動作の高速化に伴う瞬間的大電流のピー
ク値を減少させ、発生雑音に起因する誤動作の発生を低
減して機器の信顧性を高くすることを目的とし、複数の
ワード線、該複数のワード線に交差する複数対のビット
線、および、前記ワード線と前記ビット線との間に接続
されたメモリーセルとを有するメモリセルアレイと、前
記各対のビット線が接続され前記ワード線の方向に配列
された複数のセンスアンプで構成されたセンスアンプ列
と、該センスアンプ列上で前記ワード線の方向に形成さ
れたセンスアンプ駆動線とを具備する半導体記憶装置で
あって、前記センスアンプ列を、所定数のセンスアンプ
毎に複数のユニットに分割し、前記センスアンプ駆動線
を、第１の配線層において、前記分割されたユニットに
対応した複数のユニットセンスアンプ駆動線に分割し、
そして、前記各ユニットセンスアンプ駆動線を、前記第
１の配線層とは異なる第２の配線層において、当該各ユ
ニットセンスアンプ駆動線に対応し、前記ビット線の方
向に形成したユニットセンスアンプ接続配線により電源
線に接続するように構成する。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特に、ワード線方向に
配列された複数のセンスアンプを有する大容量の半導体
記憶装置に関する。

近年のコンピュータの高速化に伴い、使用されるメイン
メモリを構成するＤＲＡＭのアクセス速度の高速化、記
憶容量の増大化が要請されている。そのため、メモリの
マスクパターンを微細化することでトランジスタ、メモ
リセルなどを小型化し、トランジスタの高性能化、集積
ビット密度の増大を図っている。しかし、パターンの微
細化、つまり集積回路の配線の微細化により配線が有す
る寄生容量成分を減少させて回路動作の高速化および低
消費電力化を図ろうとしても、次第に、配線の寄生容量
の減少は頭打ちになりつつあるのが現状である。

例えば、ＤＲＡＭにおいては、その消費電力の約半分が
ビット線の充電放電電流により生じているが、ビット線
寄生容量を減少させるべく微細配線を形成しても、微細
化は必然的にこれに相応した集積ビット数の増大も意味
することになる。そのため、充電放電動作を行うトータ
ルの配線容量値は、むしろ集積ビット数と共に増大する
ことになってしまう。

これに対して、従来、回路的な改良、例えば、ビット線
を分割して充電放電するビット線区間を短（する等のこ
とが行われている。しかし、ビツト線の分割数を多（す
ると、その分割数に応じた多数のセンスアンプを配置し
なければならず、チップ面積内におけるメモリセルの専
有率が悪化することになる。すなわち、同じメモリセル
面積と同じビット数で比べた場合、相対的にチップ面積
が増大することになり、半導体記憶装置の製造コストが
上昇してしまうことになる。従って、半導体記憶装置の
製造コストを経済的に妥当な値に設定した場合には、結
局、集積ビット数の増大と共に充電放電する容量が増大
する傾向とならざるを得ない。さらに、メモリのアクセ
スは高速化させる必要があるため、両者の相乗効果でピ
ント線の電荷を充電放電させるセンスアンプに瞬間的に
流れる電流値は全センス７７１分を合計すると次第に大
きくなる傾向になっている。

〔従来の技術〕

従来、上述したようなビット線の瞬間的充電放電電流を
抑制するために、センスアンプの駆動をその初期段階で
は意図的に遅くすることが一般的に広く行われている。

なぜならば、ビット線が放電する最初の段階が最も瞬間
的電流が大きくなるためであり、また、センスアンプの
動作を遅くした方がセンス感度が高くなるためでもある
。

具体的に、センスアンプを駆動するトランジスタを大小
２つ並列に設け、動作の初期は小さい方のトランジスタ
でセンス動作させ、数ナノ秒遅れて大きい方のトランジ
スタを駆動して瞬時電流を抑えつつ高速動作を狙うこと
が考えられる。しかし、このような配慮をしたとしても
、メモリのビット数が増大して同時に駆動されるセンス
アンプの数が増大すれば、発生電流の絶対値の増大を抑
えるのは容易なことではない。

〔発明が解決しようとする課題〕

第１０図は従来の半導体記憶装置の一例を示すブロック
回路図である。参照符号Ｌ　（ｎ）は、ｎ−ＭＯＳ側の
センスアンプ駆動線（駆動配線）、Ｌ（ｐ）は、同じ＜
　ｐ−ＭＯＳ側のセンスアンプ駆動線を示す。センスア
ンプＳＡは、トランジスタＱ　５１　”””　Ｑ　Ｓ　
４で構成されたランチ回路であり、センスアンプＳＡと
２組のビット線ＢＬ、　ＢＬＯ間はトランジスタＱ。〜
０，８により接続制御されるようになっている。このセ
ンスアンプの例では、いわゆるシェアドセンスアンプ型
をとっているので、例えば、左側のメモリセルアレイＭ
ＣＡＬを選択するときはトランジスタロ９．〜［１ｓ＋
＋をスイッチ・オンさせ、トランジスタロ、７〜（ｌｓ
ｅをスイッチ・オフさせることで一つのセンスアンプＳ
Ａを二つのメモリセルアレイＭＣＡＬ。

ＭＣＡ、に共通に使うことができるようになっている。

さて、−本の駆動配線（センスアンプ駆動線）Ｌ　（ｎ
）　、　Ｌ　（ｐ）には、例えば、２０４８個といった
多数のセンスアンプが接続されている。また、−本のピ
ント線の容量は、例えば、２００〜３００ｆＦであるが
、全部では４００ｐＦ〜６００ｐＦの容量となり、２０
ｎｓ程度の短時間で充電または放電が行われるので発生
する電流は、数１０＋＋Ａのレベルとなる。このため、
センスアンプ駆動線Ｌ　（ｎ）　、　Ｌ　（ｐ）の根本
部分では、各センスアンプ列ＳＡＬにおけるセンスアン
プＳＡの電流がすべて合計されるので（１，＋１．＋・
・・＋１．、、　。

ｍはセンスアンプの数）、例えば、センスアンプ駆動線
Ｌ　（ｎ）の配線幅はエレクトロマイグレーションで規
定される単位断面積あたりの最大電流値を越さないよう
に配線幅を太く設定する必要があった。

ところで、センスアンプＳＡを構成するトランジスタの
寸法自体は、トランジスタの微細化で利得が増大してい
るためそれほど大きなものを用いなくても良い。しかし
、このセンスアンプ駆動線に形成される配線の太さは、
各センスアンプ列ＳＡＬにおける全てのセンスアンプＳ
Ａを流れる電流に対応して規定されるため、センスアン
プ部分の寸法が大きくなってしまう、その結果、チップ
の寸法が大きくなってしまうという課題があった。

本発明は、チップの集積度を向上させて製造コストを低
下させると共にアクセス速度を高速化し、且つ、動作の
高速化に伴う瞬間的大電流のピーク値を減少させ、発生
雑音に起因する誤動作の発生を低減して機器の信顛性を
高くすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係る半導体記憶装置の原理を示す断面
図である。

本発明によれば、複数のワード線孔、該複数のワード線
孔に交差する複数対のビット線ＢＬ、ＢＬ。

および、前記ワード線札と前記ビット線ＢＬ、　ＢＬと
の間に接続されたメモリーセル肛とを有するメモリセル
アレイＭＣＡと、前記各対のビット線ＢＬ、ＢＬが接続
され前記ワード線孔の方向に配列された複数のセンスア
ンプＳＡで構成されたセンスアンプ列ＳＡＬと、該セン
スアンプ列ＳＡＬ上で前記ワード線孔の方向に形成され
たセンスアンプ駆動線Ｌ（ｎ）。

Ｌ　（ｐ）とを具備する半導体記憶装置であって、前記
センスアンプ列ＳＡＬを、所定数のセンスアンプ毎に複
数のユニット１２，３．４に分割し、前記センスアンプ
駆動線Ｌ　（ｎ）ル（ｐ）を、第１の配線層１において
、前記分割されたユニット１，２，３．４に対応した複
数のユニットセンスアンプ駆動線Ｌ１（ｎ）、Ｌｚ（ｎ
）。

Ｌ２（ｎ）、Ｌａ（ｎ）、　Ｌ１（ｐ）、Ｌ２（ｐ）、
　Ｌｉ（ｐ）、Ｌａ（ｐ）に分割し、そして、前記各ユ
ニ・ノドセンスアンプ駆動線Ｌ１（ｎ）、ｔ、（ｎ）、
Ｌ：１（ｎ）、ｔ、ｎ（ｎ）、　　Ｌ１（ｐ）、Ｌ２（
ｐ）、Ｌ３（ｐ）。

Ｌａ（Ｐ）を、前記第１の配線層１とは異なる第２の配
ｍ［％ｗｚにおいて、当該各ユニ・ノドセンスアンプ駆
動線Ｌ１（ｎ）、Ｌｚ（ｎ）、Ｌ１（ｎ）＋　　Ｌａ（
ｎ）、　Ｌ１（ｐ）、Ｌ２（ｐ）。

Ｌｉ　（ｐ）　、　Ｌａ　（１１）に対応し、前記ビッ
ト線ＢＬの方向に形成したユニットセンスアンプ接続配
線５ＡＮＩ、５ＡＮ２゜５ＡＮ３，５ＡＮ４．５ＡＰ１
．５ＡＰ２，５ＡＰ３，５ＡＰ４ニより電源線Ｖｓｓ＋
Ｖｃｃに接続するようにしたことを特徴とする半導体記
憶装置が提供される。

〔作　用〕

本発明の半導体記憶装置によれば、センスアンプ列ＳＡ
Ｌは、所定数のセンスアンプ毎に複数のユニット１．２
．３．４に分割され、また、センスアンプ列ＳＡＬ上で
ワード線孔の方向に形成されたセンスアンプ駆動線Ｌ　
（ｎ）　、　Ｌ　（ｐ）は、分割されたユニ・ント１．
２．３．４に対応した複数のユニ・ノドセンスアンプ駆
動線Ｌ１（ｎ）、Ｌｚ（ｎ）、Ｌｉ（ｎ）＋Ｌａ（ｎ）
、Ｌ１（ｐ）、Ｌ２（ｐ）。

Ｌｚ　（ｐ）　、　Ｌａ　（＋））に分割される。そし
て、各ユニットセンスアンプ駆動線Ｌ＋　（ｎ）　＋　
Ｌｚ　（ｎ）　＋　Ｌｉ　（ｎ）　＋　Ｌａ（ｎ）　＋
し＋　（ｐ）　、Ｌｚ　（ｐ）　、Ｌｓ　（ｐ）　、　
Ｌａ　（Ｉｌｌ）は、第１の配線層１とは異なる第２の
配線層Ｗ２において、各ユニットセンスアンプ駆動線Ｌ
１（ｎ）、Ｌ２（ｎ）、Ｌ２（ｎ）、Ｌａ（ｎ）。

ｌ、＋＜　　ｐ）、Ｌ２（ｐ）、Ｌ２（ｐ）、Ｌｎ（ｐ
）に対応し、ピント線ＢＬの方向に形成されたユニット
センスアンプ接続配線５ＡＮＩ、５ＡＮ２，５ＡＮ３，
５ＡＮ４．５ＡＰＩ、５ＡＰ２，５ＡＰ３，５ＡＰ４に
より電源線Ｖｓｓ、　Ｖｃｃに接続される。

これにより、センスアンプ上に形成されたセンスアンプ
駆動線の配線幅を細く形成することができ、センスアン
プ部分の面積を減少させることができる。

〔実施例〕

以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。

第２図は本発明の半導体記憶装置の一実施例を概略的に
示すブロック回路図であり、全てのメモリセルアレイを
ワード方向にＡ−Ｄまでの４フロツクに分割し、ビット
方向に１〜４の４ブロツク（ユニット）に分割したＤＲ
ＡＭを示すものである。

この分割数は実際には３２や６４といった大きな数であ
る。

第２図に示されるように、例えば、ブロックＡにおいて
、センスアンプの駆動配線Ｌ　（ｎ）およびＬ　（ｐ）
は、ｌ、＋　（ｎ）　、　Ｌｚ　（ｎ）　、　Ｌｉ（ｎ
）　、　Ｌａ　（ｎ）およびＬ１（ｐ）。

Ｌｚ　（ｐ）　、Ｌｉ　（＋））　、　Ｌａ　（ｐ）の
４つのユニットセンスアンプ駆動線に分割され、各ユニ
ットセンスアンプ駆動線Ｌ＋　（ｎ）　、　Ｌｚ　（ｎ
）　、　Ｌ：Ｉ　（ｎ）　、　Ｌａ（ｎ）に対しては、
５ＡＮＩＡ−５ＡＮ４Ａの４本の配線（ユニットセンス
アンプ駆動線ｔ１（ｐ）、ｔ２（ｐ）、ｔ、：１（ｐ）
、Ｌａ（ｐ）に対しては５ＡＰＩＡ〜５ＡＰ４Ａの４本
の配線）により、センスアンプ駆動線（ユニ、トセンス
アンプ駆動線）と直交する方向で電源線Ｖｓｓ　（Ｖｃ
ｃ）に接続されている。ここで、ユニットセンスアンプ
接続配線５ＡＮ１．５ＡＮ２，５ＡＮ３゜５ＡＮ４およ
び５ＡＰＩ　、　５ＡＰ２．５ＡＰ３．５ＡＮＰは、メ
モリセル部（メモリセルアレイＭＣＡおよびセンスアン
プ列５ＡＬ）上を眉間絶縁膜を介して、ユニットセンス
アンプ駆動線Ｌ＋　（ｎ）　〜Ｌ４　（ｎ）およびＬ＋
　（ｐ）　〜Ｌ４　（ｐ）とは別の配線層で形成されて
いる。つまり、多層配線構造となっている。

第３図は第２図の半導体記憶装置におけるセンスアンプ
駆動配線の構成を示す断面図であるが、ユニットセンス
アンプ駆動線Ｌ１（ｎ）〜Ｌ＜（ｎ）およびＬ１（ｐ）
〜Ｌ４（＋））は、メモリセルアレイＭＣ八およびセン
スアンプ列ＳＡＬ　（メモリセル部）上で絶縁層を介し
た第１層目のアルミ配線層ｕ１に形成され、ユニットセ
ンスアンプ接続配！％１ＳＡＮ、５ＡＰ（ＳＡＮＩ、５
ＡＮ２・・・および５ＡＰＩ　、　５ＡＰ２．・・・）
は、該第１層目のアルミ配線層１上で絶縁層を介した第
２層目のアルミ配線層−２に形成されるようになってい
る。すなわち、ブロックＡに対するユニットセンスアン
プ接続配線５ＡＮＩ、５ＡＮ２．５ＡＮ３，５ＡＮ４お
よび５ＡＰＩ、　５ＡＰ２．５ＡＰ３゜５ＡＮＰは、ユ
ニットセンスアンプ駆動線Ｌ＋　（ｎ）〜Ｌ４（ｎ）お
よびＬ＋　（ｐ）　〜Ｌａ　（ｐ）が形成されている第
１層目のアルミ配線層１とは異なる第２層目のアルミ配
線層−２に形成されており、ブロックＢ−Ｄにおけるセ
ンスアンプ上をそのまま通過することで第２図の回路回
通りに配線することができる。

また、他のブロックＢ−Ｄに関しても同様である。

このように、ユニットセンスアンプ駆動線Ｌ１（ｎ）〜
Ｌ４（ｎ）およびＬ＋　（ｐ）　〜Ｌａ　（ｐ）をセン
スアンプ（ＳＡ）の並ぶ方向（つまりワード線（畦）の
伸びている方向）に対して直角に引き出すと、従来の半
導体記憶装置（第１０図参照）では全゛Ｃのセンスアン
プＳＡを一本の配線Ｌ　（ｎ）およびＬ　（ｐ）で駆動
していたため、駆動源（電源線Ｖｓｓ＋νｃｃンに近い
部分の配線で流れる電流が全センスアンプを駆動する電
流に対応して大きくなっていた。しかし、本実施例では
、分割されたユニットセンスアンプ駆動線Ｌ１（ｎ）〜
Ｌ４　（ｎ）およびＬ　１（ｐ）　〜Ｌ　４　（ｐ）は
、それぞれのユニットに含まれるセンスアンプだけを駆
動すればよいため、各ユニットセンスアンプ駆動線Ｌ１
（ｎ）〜Ｌｎ（ｎ）およびＬ１（ｐ）　〜Ｌ４（ｐ）の
幅は、分割数に反比例して細く形成することができる。

つまり、従来の半導体記憶装置においては、配線幅で制
限されていたセンスアンプ列の占有する面積を小さくす
ることができる。

さらに、従来ではセンスアンプ駆動用電源（電源線）　
Ｖｓｓ、Ｖｃｃは、チップ中における周辺回路部分に配
線領域を必要としていたが、本実施例では、電源線νｓ
ｓ、νｃｃを実質的にメモリセル部上に形成されたユニ
ットセンスアンプ接続配線５ＡＮＩＡ〜５ＡＮ４Ａ等が
機能として兼ねるため、周辺回路部分に太く長い配線が
不要になる。なぜなら、メモリセルアレイの分前法にも
依存するが、第２図に示す最も一般的な構成では、セン
スアンプが短辺方向（縦方向）に並ぶため、本実施例に
おける電源線Ｖｓｓ、Ｖｃｃも短辺方向に形成され、従
来例（第１０図）における長辺方向（横方向）に形成さ
れた電源１Ｖｓｓ、Ｖｃｃよりもその占有する面積を小
さくすることができる。すなわち、本実施例は、従来例
とメモリセルアレイの分割の基本方式は同じでも、電源
線νｓｓ、Ｖｃｃが短辺方向になるため、相対的に配線
が占める面積が小さくて済むことになる。

第２図において、参照符号Ｑ、〜Ｑ１は、センスアンプ
駆動トランジスタ（ゲートトランジスタ）を示し、通常
は、スイッチ・オフとなっている。

そして、ロー・アドレス・ストローブ信号ＲＡＳが活性
化されて選択すべきワード線のアト【・スが確定した後
、そのワード線がＡ−Ｄのどのブロックに属するかをワ
ードアドレスから判断し、これに応じて５ＥＮＡ−５Ｅ
ＮＤまでの４本のセンスアンプ活性化クロックのうちの
１つが出力される。例えば、ブロックＡにおけるワード
線が駆動されるときには、選択信号５ＥＮＡが高レベル
になって、Ｑ、、ｑ、ｑ９ＱＩ３が導通してユニットセ
ンスアンプ接続配線５ＥＮＩＡ−５ＥＮ４Ａが駆動され
、ブロックＡのセンスアンプだけが活性化される。この
とき、他の３本のセンスアンプ活性化クロック５ＥＮＢ
〜５ＥＮＤハ低レヘルのままで、ユニットセンスアンプ
接続配線５ＥＮＩＢ〜５ＥＮ４Ｂ、　５ＥＮＩＣ−ＳＥ
Ｎ４Ｃ，５ＥＮＩＤ〜５ＥＮ４Ｄは駆動されず、プロ・
ンクＢ−Ｄのセンスアンプは動作しない。

ところで、ユニットセンスアンプ接続配線５ＡＮＩＡ〜
Ｓ／１Ｎ４Ａ等の配線は、分割数が大きいほど一本の配
線を流れるセンスアンプ電流が少なくなるので配線幅を
細くすることができる。このように、ユニットセンスア
ンプ接続配線等の線幅を細く形成すれば、このユニット
センスアンプ接続配線の隙間に、データバス線やコラム
の選択線等のセンス系と異なる機能の配線を該ユニット
センスアンプ接続配線と同し階層の配線層において形成
することができる。

第４図は第２図の半導体記憶装置におけるセンスアンプ
部を示す回路図であり、参照符号０４１〜Ｑ４４はセン
スアンプＳＡＩを構成するトランジスタであり、ｇ４９
１口５ｏはコラム選択ゲートのトランジスタであり、該
トランジスタＱ４９＋ＱＳ。のゲートはメモリセル部の
端にあるコラムデコーダＣＤの出力配線ＣＬＩに繋がっ
ている。この出力配線ＣＬＩは第２層目のアルミ配線層
−２で形成され、センスアンプの配列と直交した方向に
、センスアンプ上を配線されている。参照符号Ｑ４Ｓ〜
Ｏｏはシェアドセンスアンプのためのスイッチトランジ
スタである。

ここで、センスアンプＳＡ２は、センスアンプＳＡＩと
その内部回路が同じであり、センスアンプＳＡＩと同じ
列に配列されているものである。（必ずしもＳＡＩに隣
接していることを意味するものではない。）このセンス
アンプＳＡ２の領域には、ブロックＡに対するセンスア
ンプの駆動線（ユニットセンスアンプ接続配線）ＳＡＮ
ＩＡおよび５ＡＰＩＡが配線されている。このユニット
センスアンプ接続配線５ＡＮＩＡおよび５ＡＰＩＡは、
前述したように、第２層目のアルミ配線層匈２に形成さ
れ、第１層目のアルミ配線１に形成されたユニットセン
スアンプ駆動配線Ｌ１（ｎ）およびＬ１（ｐ）に接続さ
れている。また、センスアンプＳＡ３も、センスアンプ
ＳＡＩおよびＳＡ２とその内部回路が同じであり、該セ
ンスアンプＳＡ３の領域には、第２層目のアルミ配線層
−２に形成されたブロックＢに対するユニットセンスア
ンプ接続配線５ＡＮＩＢがブロックＡを通過するように
なっている。

このように、成るセンスアンプの領域には、その上を通
過するような第２層目のアルミ配線配線を用いてセンス
アンプ駆動線を形成され、ワード方向にセルアレーをブ
ロック分割したときでもセンスアンプの駆動配線をセル
アレー上に配線できるようになっている。

第５図は本発明の半導体記憶装置の他の実施例を概略的
に示すブロック回路図である。この第５図に示す半導体
記憶装置は、各ブロックＡ−Ｄにおいて、センスアンプ
の駆動トランジスタをコラム方向の１〜４のユニット（
ブロック）に分割し、各ユニットをそれぞれ独立のクロ
ックにより制御するようになっている。すなわち、第２
図の半導体記憶装置では、各ブロックＡ−Ｄに含まれる
全てのユニット（例えば、ブロックＡに含まれるユニソ
目Ａ〜４Ａ）が同一のセンスアンプ活性化クロック５Ｅ
ＮＡにより同時駆動されるようになっているが、本実施
例の半導体記憶装置では、例えば、選択されるブロック
Ａにおいて、読出処理を行うユニットを制御するセンス
アンプ活性化クロックとリフレシュ処理だけを行うユニ
ットを制御するセンスアンプ活性化クロックとが異なる
信号とされている。例えば、選択されるブロックＡにお
いて、読出処理を行うユニットＩＡを制御するセンスア
ンプ活性化クロック（読出制御信号）ＳＥＮＩＡの電圧
レヘルは、リフレシュ処理だけを行うユニット２Ａ〜４
Ａを制御するセンスアンプ活性化クロック（リフレッシ
ュ制御信号）ＳＥＮ２Ａ−５ＥＮ４Ａの電圧レベルより
も高くなっている。

これにより、ブロックＡの第１ユニツトＩＡにおいて、
センスアンプが強力に駆動できるのでデータバスを低い
インピーダンス（低いセンスアンプの内部抵抗）で駆動
することができ、メモリセルアレーから信号を取り出す
回路系を高速化することができる。他方、ブロックＡの
第１ユニツトＩＡ以外のユニット２Ａ〜４Ａにおいて、
センスアンプは相対的に弱く駆動されるので動作も遅く
、従って、センスアンプがすべて一斉に駆動されるとき
ニ比べて発生瞬時電流を少なくすることができる。本実
施例では、ブロックＡは４つのユニットＩＡ〜４Ａに４
分割されており、その効果は目立たないが、例えば、１
つのブロックが３２分割されている場合には、高速で動
作するのは１／３２のブロックだけであるから大部分の
センスアンプは低速で動作し、発生電流のピーク値を低
くすることができる。もちろんどのような構成にせよ、
全てのセンスアンプが動作することには違いがないので
、本発明の構成でも平均電流を減らすことはできないが
、瞬時電流を減らすことによりチ・ンプ内発生雑音を抑
制し、誤動作の可能性を低減することができる。

第６図は第５図の半導体記憶装置の動作に対応したセン
スアンプの駆動電流、ビ・ント線の電圧振幅および各種
信号の動作タイミングを示す図である。同図に示される
ように、まず、ロウアドレストローブ・クロック酊が降
下して、ロウアドレスがチップ（半導体記憶装置）に取
り込まれてワード線が選択された後、センスアンプ活性
化クロック５ＥＮＩＡ−５ＥＮ４Ａが立ち上がる。ロウ
アドレスに従って選択されたブロックＡのセンスアンプ
は、これによってすべて同時に動作を始めるが、この時
、全てのセンスアンプが相対的に微小な近似的に一定電
流で駆動されるため、動作は遅いがセンスアンプの駆動
電流も大きくはない。ここで、センスアンプが近似的に
一定電流で駆動されるのは、センスアンプ駆動トランジ
スタのゲート電圧を電源電圧の半分程度の値に制限し、
当該トランジスタが定電流特性を示す五極管領域で動作
を開始させるためである。

次に、ロウアドレストローブ°クロックＲＡＳが降下し
た後、２０ｎｓ〜３０ｎｓ過ぎてからコラムアドレスス
トローブ・クロックＣＡＳが降下し、コラムアドレスが
チップに取り込まれる。この時、アクセスするセルがコ
ラム側のどのユニットに属するかが判るので、そのユニ
ット（例えば、ここでは第１ユニツトＩＡ）を駆動する
センスアンプ駆動トランジスタ帖のゲートに入るセンス
アンプ活性化クロック（読出制御信号）ＳＥＮＩＡの電
圧振幅を、それ以外のユニット２Ａ、３Ａ、４Ａを駆動
するセンスアンプ駆動トランジスタＱ５１Ｇ？ＩＱ＋３
のゲートに入るセンスアンプ活性化クロック（リフレ・
ンシュ制御信号）ＳＥＮ２Ａ　、　５ＥＮ３＾、　５Ｅ
Ｎ４Ａよりも高くする。この選択処理は、コラムアドレ
スの一部のビットをデコードすることで行う。ここで、
例えば、第５図のように、各ブロックを４つのユニット
に分割する場合、２ビット分のアドレスをデコードすれ
ば良く、また、各ブロックを３２のブロックに分ける場
合には、２０５乗が３２であるから５ビット分のアドレ
スをデコードすればよい。これにより、第１のユニツ目
へのセンスアンプだけが高速に駆動され、ビ・ント線の
振幅は第２〜４のユニツ１−２Ａ〜４八に比べて速く大
きくなる。また、ブロックの選択は、デコードするビッ
ト数がコラムデコーダよりも少ないので、コラムデコー
ダの動作よりも速く、コラムデコーダの動作に先立って
ブロック選択ができることになる。

センスアンプがこのように選択ユニットＩＡで強力にド
ライブされる状態で、コラムデコーダがアクセスすべき
コラムのコラムスイッチ（第４図中、トランジスタ０４
４１口、。）をスイッチ・オンさせるので、センスアン
プはデータバス線を強力に駆動し、メモリセルアレーか
らデータ出力アンプを高速に駆動することができる。一
方、選択されないユニット２八〜４Ａでは、センスアン
プはゆっくりと動作するので、センスアンプの駆動電流
は瞬間的大電流にならない。ここで、選択されないユニ
・ノ）２Ａ〜４Ａはリフレッシュだけのために動作する
ので、ロウアドレスストローブＲＡＳサイクルが終了す
るまでにリストアすべき電圧振幅まで増幅できれば良く
、具体的には、４０ｎｓ〜５０ｎｓの十分に長い時間で
センスアンプが増幅を完了すれば良い。以上により、セ
ンスアンプの駆動電流は、従来例では動作初期に集中的
に大電流が発生するが、本発明では比較的平均的に流れ
ることになる。

第７図は本発明におけるセンスアンプの駆動信号を発生
する回路の一例を示す図であり、同図（ａ）は回路図、
同図（ｂ）はタイミングチャートである。

第７図（ａ）および（ｂ）において、参照符号ＳＥは、
ロウアドレスストローブ・クロック酊から発生させたセ
ンスアンプ駆動信号で、通常Ｖｃｃ　レベルにありセン
ス開始のときにＶｓｓ　レベルとなって口１ｏ。

をスイッチ・オンさせる。これによって、センスアンプ
活性化クロック５ＥＮＩＡは、トランジスタＱｌ（１１
＋（１１０２の闇値電圧骨だけＶｃｃよりも降下した電
圧となり、センスアンプは低速で駆動されることになる
。コラムアドレスをデコードしてアクセスされるユニッ
目Ａ（ブロック）が確定すると、そのユニットではユニ
ット選択信号ＢＳＩがＶｃｃレヘルに転じるので、ＮＡ
ＮＤゲー）ＧｌはＶｓｓ　レヘルに出力を降下させる。

これによりトランジスタＱＩ０４がスイッチ・オンして
センスアンプ活性化クロック５ＥＮＩＡは、Ｖｃｃレヘ
ルに上昇してセンスアンプを高速に駆動する。また、ア
クセスされない、リフレッシュだけの動作を行うユニッ
ト２Ａ〜４Ａでは、ユニット選択信号がＶｓｓ　レヘル
のままでトランジスタロ、。４に相当するトランジスタ
はスイッチ・オンせず、センスアンプの駆動は低速のま
まとなる。

センスアンプの動作速度を変える信号の発生回路は、上
述した第７図のように、センスアンプ駆動トランジスタ
のゲート電圧を変えてもよいが、次の第８図に示すよう
に、センスアンプの駆動トランジスタを大小二つ並列に
入れるようにしてもよい。すなわち、第８図（ａ）およ
び（ｂ）に示されるように、大小二つ並列に設けられた
トランジスタにおいて、まず、当初はその小さいトラン
ジスタが使用されてコラムの全ユニットＩＡ〜４Ａが同
時にセンスアンプ活性化クロック５ＥＮＩＡと同じタイ
ミングで駆動されてセンス動作が行われる。次に、ユニ
ット選択信号が出力されてから選択ブロックに対してだ
けセンスアンプ活性化クロック５ＥＮＩＡＡによって大
きいトランジスタをオンさせ、センスアンプを高速に駆
動する。この回路は、従来でもセンスアンプの駆動方法
として、電流が多いセンス動作の初期は小さいトランジ
スタを用いて駆動し、然るのち数ｎｓＬで大きいトラン
ジスタを用いて高速化する動作で用いられている。ただ
し、本発明のようにある所定のブロック内のユニットを
選択的に高速化するものではない。

第９図はＰＳ型のＤＲＡＭに本発明を適用した場合にお
ける各種信号の動作タイミングを示す図である。第９図
に示されるように、Ｐ　Ｓ　（Ｐｓｅｕｄｏ　５ｔａｔ
ｉｃ）型のＤＲＡＭでは、アドレスマルチプレクスを行
わないため、ロウアドレスストローブ・クロックＲＡＳ
に相当するチップセレクト・クロック面が降下するとロ
ウ側とコラム側のアドレスが同時にチップ内に取り込ま
れる。このため、センス動作の初期段階からアクセスす
るセルのコラム側ブロックが確定しているため、センス
アンプは動作開始時から高速化するブロックと低速でリ
フレッシュだけ行うブロックに分けることができる。そ
れ以外の点は、第６図と同等であるので説明を省略する
。

〔発明の効果〕

以上、詳述したように、本発明の半導体記憶装置によれ
ば、センスアンプの駆動配線、特に、センスアンプをそ
の配列方向に並列に接続している配線をコラム方向に分
割し、それぞれに流れる電流を分割数に応して減少させ
るとかできるため、その配線幅を抑制することができ、
センスアンプを小型化してチップを小型化することがで
きる。

また、本発明の半導体記憶装置によれば、センスアンプ
と電源を結び付ける配線をメモリセルアレイ部の上方に
形成することができるため、これを周辺回路部分に設け
る場合に比べてチップ面積を節約することできる。さら
に、本発明の半導体記憶装置によれば、センスアンプを
コラム方向にユニット（ブロック）に分け、アクセスす
るセルの属するブロック以外のセンスアンプ動作を遅く
することで、発生電流のピーク値を小さいものにするこ
とができる。従って、本発明の半導体記憶装置によれば
、チップの集積度を向上させて製造コストを低下させる
ことができると共にアクセス速度を高速化し、且つ、動
作の高速化に伴う瞬間的大電流のピーク値を減少させ、
発生雑音に起因する誤動作の発生を低減して機器の信顧
性を高くすることができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の原理を示す構成
図、 第２図は本発明の半導体記憶装置の一実施例を概略的に
示すブロック回路図、 第３図は第２図の半導体記憶装置におけるセンスアンプ
駆動配線の構成を示す断面図、第４図は第２図の半導体
記憶装置におけるセンスアンプ部を示す回路図、 第５図は本発明の半導体記憶装置の他の実施例を概略的
に示すブロック回路図、 第６図は第５図の半導体記憶装置の動作に対応したセン
スアンプの駆動電流、ビット線の電圧振幅および各種信
号の動作タイミングを示す図、第７図は本発明における
センスアンプの駆動信号を発生する回路の一例を示す図
、 第８図は本発明におけるセンスアンプの駆動信号を発生
する回路の他の例を示す図、 第９図はＰＳ型のＤＲＡＭに本発明を適用した場合にお
ける各種信号の動作タイミングを示す図、第１θ図は従
来の半導体記憶装置の一例を示すブロック回路図である
。 （符号の説明） １．２，３．４・・・ユニット、 Ａ、Ｂ、Ｃ，Ｄ・・・ブロック、 ＢＬ、ＢＬ・・・ピント線、 Ｌ（ｎ）、Ｌ（Ｐ）・・・センスアンプ駆動線、１、１
（ｎ）、・・・、　Ｌ１（ｐ）、・・・、・・・ユニッ
トセンスアンプ駆動線、 ＭＣ・・・メモリセル、 ＭＣＡ−・・メモリセルアレイ、 ＳＡ・・・センスアンプ、 ＳＡＬ・・・センスアンプ列、 ５ＡＮＩ　、・・・、　５ＡＰＩ、・・・、・・・ユニ
ットセンスアンプ駆動線、 Ｖｓｓ、　Ｖｃｃ・・・電源線。

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線（ＷＬ）、該複数のワード線に交差
   する複数対のビット線（ＢＬ、■）、および、前記ワー
   ド線と前記ビット線との間に接続されたメモリーセル（
   ＭＣ）とを有するメモリセルアレイ（ＭＣＡ）と、前記
   各対のビット線が接続され前記ワード線の方向に配列さ
   れた複数のセンスアンプ（ＳＡ）で構成されたセンスア
   ンプ列（ＳＡＬ）と、該センスアンプ列上で前記ワード
   線の方向に形成されたセンスアンプ駆動線（Ｌ（ｎ）、
   Ｌ（ｐ））とを具備する半導体記憶装置であって、 前記センスアンプ列を、所定数のセンスアンプ毎に複数
   のユニット（１、２、３、４）に分割し、前記センスア
   ンプ駆動線を、第１の配線層（Ｗ＿１）において、前記
   分割されたユニットに対応した複数のユニットセンスア
   ンプ駆動線（Ｌ＿１（ｎ）、Ｌ＿２（ｎ）、Ｌ＿３（ｎ
   ）、Ｌ＿４（ｎ）、Ｌ＿１（ｐ）、Ｌ＿２（ｐ）、Ｌ＿
   ３（ｐ）、Ｌ＿４（ｐ））に分割し、そして、 前記各ユニットセンスアンプ駆動線を、前記第１の配線
   層とは異なる第２の配線層（Ｗ＿２）において、当該各
   ユニットセンスアンプ駆動線に対応し、前記ビット線の
   方向に形成したユニットセンスアンプ接続配線（ＳＡＮ
   １、ＳＡＮ２、ＳＡＮ３、ＳＡＮ４、ＳＡＰ１、ＳＡＰ
   ２、ＳＡＰ３、ＳＡＰ４）により電源線（Ｖｓｓ、Ｖｃ
   ｃ）に接続するようにしたことを特徴とする半導体記憶
   装置。 ２、前記半導体記憶装置は、前記センスアンプ列および
   該センスアンプ列の両側に設けられた前記メモリセルア
   レイを備えた複数のブロックを有し、 前記複数のユニットセンスアンプ接続配線を、前記複数
   のブロック内の各ユニットに対応して設けたゲートトラ
   ンジスタを介して前記電源線に接続するようにした請求
   項１記載の半導体記憶装置。 ３、前記ゲートトランジスタを、前記各ブロック毎に独
   立した信号によって制御し、選択される所定ブロック内
   の全てのユニットに含まれるセンスアンプを同時に駆動
   するようにした請求項２記載の半導体記憶装置。 ４、前記ゲートトランジスタを、選択される所定ブロッ
   ク内において、読出処理を行うユニットを制御する読出
   制御信号とリフレシュ処理だけを行うユニットを制御す
   るリフレッシュ制御信号によって制御し、前記読出処理
   を行うユニットに含まれるセンスアンプと前記リフレッ
   シュ処理だけを行うユニットに含まれるセンスアンプと
   を異なるタイミングで駆動するようにした請求項２記載
   の半導体記憶装置。 ５、前記読出制御信号を、前記リフレッシュ制御信号よ
   りも高電位の信号とした請求項４記載の半導体記憶装置
   。