JPH0447596A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は不揮発性半導体記憶装置に関し、特に、電気的
に書込みおよび消去可能な不揮発性半導体記憶装置に関
する。

［従来の技術］ 半導体記憶装置は、ＤＲＡＭ　（ダイナミックランダム
アクセスメモリ）やＳＲＡＭ（スタティック型ランダム
アクセスメモリ）等の揮発性メモリと、不揮発性メモリ
とがある。揮発性メモリの記憶データは、電源が切られ
るとすべて消える。しかし、不揮発性メモリの記憶デー
タは、電源が切れても消えない。このような不揮発性半
導体記憶装置として代表的なものにＰＲＯＭ　（ｐ　ｒ
　ｏ　ｇ　ｒａｍｍａｂｌｅ　　ｒｅａｄ　　ｏｎｌｙ
　　ｍｅｍ。

ｒｙ）がある。ＦＲＯＭは、ユーザ側で情報を書込める
半導体記憶装置である。このＦＲＯＭには、書込んだ情
報を電気的消去して何度でも情報を書換えることができ
るＥＥＰＲＯＭ　（ｅ　１　ｅ　ｃ　ｔ　ｒｉｃａｌｌ
ｙ　　ｅｒａｓａｂｌｅ　　ａｎｄ　　ｐｒｏ　ｇ　ｒ
　ａｍｍａ　ｂ　１　ｅ　　ＲＯＭ）がある。すべての
メモリセルの記憶データを一括して消去することができ
るＥＥＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれる
。

第３図は、従来のフラッシュＥＥＰＲＯＭの基本構成を
示す概略ブロック図である。第３図を参照して、フラッ
シュＥＥＦＲＯＭは、メモリアレイ１．ローデコーダ６
０．Ｙゲート７０．およびコラムデコーダ８０を含む。

メモリアレイ１は、行方向２列方向にマトリクス状に配
列された複数のメモリセルＭＣを含む。

各メモリセルＭＣは、メモリアレイ１において、対応す
るビット線３０およびワード線５０に接続される。各メ
モリセルＭＣには、フローティングゲートに電荷を蓄え
ることができるＦＡＭＯＳ（ｆｌｏａｔｉｎｇ　ｇａｔ
ｅ　　ａｖａｌａｎｃｈｅ　　ｉｎｇｅｃｔｉｏｎ　　
ＭＯＳ））ランジスタが用いられる。

第４図は、ＦＡＭＯＳ）ランジスタ構造を示す断面図で
ある。第４図を参照して、ＦＡＭＯＳ）ランジスタは、
コントロールゲート２００と、フローティングゲート２
１０と、Ｐ型基板２４０上に形成されたＮ型領域２２０
および２３０と、絶縁層２５０とを含む。フローティン
グゲート２１０は、Ｐ型基板２４０上に、Ｎ型領域２２
０とＮ型領域２３０とにまたがるように、絶縁層２５０
を介して形成される。コントロールゲート２００は、フ
ローティングゲート２１０上に絶縁層２５０を介して形
成される。コントロールゲート２００およびフローティ
ングゲート２１０は、いずれもポリシリコンによって形
成される。絶縁層２５０は、５ｉ０２などの酸化膜によ
って形成される。

Ｐ型基板２４０とフローティングゲート２１０との間の
酸化膜２５０の厚さは通常１００Ａ程度であり非常に薄
い。コントロールゲート２００は、第３図において対応
するワード線５０に接続される。２つのＮ型領域の内の
一方２２０は、このＭＯＳトランジスタのドレインとし
て第３図における対応するビット線３０に接続される。

もう一方のＮ型領域２３０は、このＭＯＳ）ランジスタ
のソースとして第３ＦＩ！Ｊにおけるすべてのメモリセ
ルＭＣに共通のソース線２８に接続される。Ｐ型基板２
４０は接地される。

データ書込時には、コントロールゲート２００およびド
レイン２２０に各々ワード線５０およびビット線３０を
介して１２Ｖの高圧パルスが印加され、一方、ソース２
３０がソース線２８を介して接地される。ドレイン２２
０に高圧パルスが印加され、かつ、ソース２３０が接地
されることによって、ドレイン２２０とＰ型基板２４０
との界面付近でアバランシェ崩壊が生じる。これによっ
て、ドレイン２２０近傍の空乏層において、高いエネル
ギーを持つ自由電子（ホットエレクトロン）Ｏおよび、
この電子に対応したホール■が発生する。ホール■は接
地されたＰ型基板２４０へ流れる。一方、コントロール
ゲート２００にも高圧パルスが印加されているため、発
生したホットエレクトロンＯは、コントロールゲート２
００からの電界によって加速されフローティングゲート
２１０とＰ型基板２４０との間の薄い酸化膜２５０を透
過してフローティングゲート２１０に注入される。

フローティングゲート２１０に注入された電荷は、フロ
ーティングゲート２１０が酸化膜２５０によって電気的
に絶縁されているため、逃げることができない。したが
って、フローティングゲート２１０に一端注入された電
子は、電源が切られた後もフローティングゲートに２１
０から長期間流出せず蓄積される。フローティングゲー
ト２１０に電子が蓄積されている状態がデータ“０”に
対応し、フローティングゲート２１０に電子が蓄積され
ていない状態がデータ“１″に対応する。

したがって、メモリセルＭＣの記憶データは電源が切ら
れた後も保持される。さて、フローティングゲート２１
０に電子が蓄積されると、蓄積された電子からの電界に
よってソース２３０・ドレイン２２０間（すなわち、チ
ャネル領域）の極性が正方向にシフトする。このため、
チャネル領域に負極性の反転層が生じにくくなる。した
がって、フローティングゲート２１０に電子が蓄積され
ると、このＭｏＳトランジスタにチャネルを生じさせる
のに要するゲート電圧（このトランジスタのしきい値電
圧）がフローティングゲート２１０に電子が蓄積されて
いない場合よりも高くなる。つまり、コントロールゲー
ト２００に、フローティングゲート２１０に電子が蓄積
されていない場合よりも高い電圧を与えないとチャネル
領域に反転層は生じない。

記憶データが消去される場合には、ソース２３０にソー
ス線２８を介して高圧が印加され、一方、コントロール
ゲート２００はワード線５０を介して接地される。これ
によって、フローティングゲート２１０とソース２３０
との間に、ソース２３０を高電位側とした高電界が印加
される。この結果、フローティングゲート２１０とソー
ス２３０とを絶縁する酸化膜２５０にトンネル現象が生
じ、フローティングゲート２１０とソース２３０との間
に流れる電流（トンネル電流）が生じる。すなわち、フ
ローティングゲート２１０からソース２３０に酸化膜２
５０を介して電子が流出する。これによって、フローテ
ィングゲート２１０に蓄積された電子が除去され、この
ＭＯＳ）ランジスタのしきい値電圧は低下する。第３図
に示されるように、ソース線２８は各メモリセルＭＣの
ソースに共通に接続されるため、第３図においてメモリ
アレイ１内のすべてのメモリセルＭＣの記憶データは一
括して消去される。

データ読出時には、コントロールゲート２００およびド
レイン２２０にそれぞれ、対応するワード線５０および
ビット線３０を介して電源電圧（通常、５Ｖ）および比
較的近い電圧が印加され、一方、ソース２３０がソース
線２８を介して接地される。フローティングゲート２１
０に電子が蓄積されていなければ（記憶データが“１”
であれば）、このＭＯＳトランジスタのしきい値電圧は
低いのでコントロールゲート２００に印加された電源電
圧によってソース２３０・ドレイン２２０間にチャネル
が生じる。しかし、フローティングゲート２１０に電子
が蓄積されていれば（記憶データが０”であれば）、こ
のＭＯＳ）ランジスタのしきい値電圧は高いので、コン
トロールゲート２００に電源電圧が印加されてもソース
２３０・ドレイン２２０間にチャネルは生じない。した
がって、記憶データが“１″であるメモリセルを構成す
るＭＯＳ）ランジスタは、データ読出時に○Ｎ状態とな
り対応するビット線３０からソース線２８に電流が流れ
る。しかし、記憶データが“０”であるメモリセルを構
成するＭｏＳトランジスタは、データ続出時においても
ＯＦＦ状態であるので、対応するビット線３０からソー
ス線２８に流れる電流は生じない。そこで、データ読８
時にはデータを読出されるべきメモリセルに対応するビ
ット線に電流が流れるか否かがセンスアンプによって検
出される。この検出の結果に基づいて、記憶データが“
１”および０′″のうちのいずれであるかが判定される
。

ただし、データ続出時にビット線３０に与えられる電位
が高過ぎると、フローティングゲート２１０とドレイン
２２０との間の酸化膜２５０に高電界がかかるため、フ
ローティングゲート２１０に蓄積されていた電子がドレ
イン２２０側に抜けてしまう。そのため、ビット線３０
に与えられる電位は１〜２ｖ程度である。したがって、
データ読出時に記憶データが“１”であるメモリセルに
流れる電流は小さい。そこで、この電流を検知するため
に電流センスアンプが用いられる。

再度第３図を参照して、アドレス入力端子ＡＯ〜ＡＫに
外部から与えられるアドレス信号を受ける。アドレス信
号は、メモリアレイ１内のメモリセルＭＣのうちのいず
れに対してデータ続出またはデータ書込を行なうかを指
示する信号である。

アドレスバッファ１００は、与えられたアドレス信号を
バッファリングしてローデコーダ６０およびコラムデコ
ーダ８０に与える。

人出力バッファ１１０は、入力データおよびａカデータ
を受ける入出力端子Ｉ　／　Ｏｏ　＝　Ｉ　／　ＯＮに
接続される。人出力バッファ１１０は、入出力端子ｌ１
０ｏ−ＩｌｏＮに外部より与えられる書込データを書込
回路９０に与える。さらに、人出カバッファ１１０は、
センスアンプ１２０から出力されるデータを続出データ
として入８力端子Ｉ／　Ｏｏ　”＝　Ｉ　／　Ｏｓに導
出する。

書込回路９０は、人出カバッファ１１０から与えられる
書込データに応じた電圧をＹゲート７０に与える。セン
スアンプ１２０は、Ｙゲート７０の出力を検知してその
検知結果に応じてデータ“０”または“１”に対応する
信号電圧を読出データとして入出力バッフ７１１０に与
える。

ローデコーダ６０は、アドレスバッファ１００からのア
ドレス信号に応答して、メモリアレイ１内のワード線５
０のうちのいずれか１本を選択する。コラムデコーダ８
０は、アドレスバッファ１００からのアドレス信号に応
答して、メモリアレイ１内のビット線３０のうちのいず
れか１本を選択する。

制御回路１４０は、Ｙゲート７０．コラムデコーダ８０
．書込回路９０．アドレスバッファ１００、人出力バッ
ファ１１０．およびセンスアンプ１２０をこれらが各モ
ードに応じた動作を行なうように制御する。

端子ＴＰＰには外部からの高圧ｖＰＰが与えられる。端
子Ｔｃｃには外部から通常レベルの電源電圧Ｖｃｃが与
えられる。スイッチ回路６００は、端子ＴｐｐおよびＴ
ｃｃにそれぞれ与えられる高圧ＶＰＰおよび電源電圧Ｖ
。Ｃのうちのいずれか一方を選択的に所定の回路部に出
力する。

スイッチ回路６００は、制御回路１４０によって制御さ
れて、データ書込時には端子Ｔ’ｐｐからの高圧ＶＰ、
をローデコーダ６０に与える。さらに、スイッチ回路６
００は、制御回路１４０によって制御されて、データ読
出時に電源電圧ＶＣＣをローデコーダ６０与える。さら
に、スイッチ回路６００は、制御回路１４０によって制
御されて、データ消去時に高圧ＶＰＰをソース線スイッ
チ１５０に与える。

データ書込時において、Ｙゲート７０は、コラムデコー
ダ８０によって選択されたビット線に、書込回路９０か
ら与えられる電圧を与える。具体的には、書込データが
“Ｏ”であれば、Ｙゲート７０は選択されたビット線に
高圧ｖＰＰを印加する。書込データが１”であれば、Ｙ
ゲート７０は、選択されたビット線の電位を接地電位に
保持する。データ書込時において、ローデコーダ６０は
、選択したワード線にスイッチ回路６００からの高圧ｖ
ｐｐを印加する。一方、データ書込時において、ソース
線スイッチ１５０は、ソース線２８に接地電位を与える
。したがって、書込データが“０”であれば、ローデコ
ーダ６０によって選択されたワード線とコラムデコーダ
８０によって選択されたビット線との交点に位置するメ
モリトランジスタ（選択されたメモリトランジスタ）の
フローティングゲート２１０にのみ、アバランシェ崩壊
によって生じた電子が注入される。しかし、書込データ
が“１”であれば、選択されたメモリトランジスタにお
いて、コントロールゲート２００が昇圧されないためフ
ローティングゲート２１０に電子は注入されない。デー
タ続出時において、ローデコーダ６０は、選択したワー
ド線に前記高圧Ｖｐｐよりも低いスイッチ回路６００か
らの電源電圧Ｖｃ、を印加する。データ書込時において
、Ｙゲート７０は、コラムデコーダ８ｏによって選択さ
れたビット線に１〜２■の低い電圧を印加する。一方、
データ続出時において、ソース線スイッチ１５０はデー
タ書込時と同様に、ソース線２８に接地電位を与える。

したがって、選択されたメモリトランジスタの記憶デー
タが“０″であれば、選択されたビット線からソース線
２８に選択されたメモリセルのドレイン２２０．チャネ
ル領域、およびソース２３０を介して電流が流れる。

選択されたメモリトランジスタの記憶データが“１″で
あれば、選択されたメモリトランジスタは５ｖ程度のゲ
ート電圧によってＯＮ状態とならないため、選択された
ビット線に電流は流れない。

さて、Ｙゲート７０は、選択されたビット線に電源電圧
を印加するとともに、選択されたビット線のみをセンス
アンプ１２０に電気的に接続する。

これによって、センスアンプ１２０は、選択されたビッ
ト線に流れる電流の有無を検知することができる。

データ消去時には、Ｙゲート７０は、メモリアレイ１内
のすべてのビット線３０を低電位（接地電位）に保つ。

データ消去時において、ローデコーダ６０は、メモリア
レイ１内のすべてのワード線５０に接地電位を与える。

データ消去時において、ソース線スイッチ１５０は、ソ
ース線２８にスイッチ回路６００からの高圧ＶＰＰをパ
ルス信号に変換して印加する。したがって、データ消去
時には、メモリアレイ１内のすべてのメモリセルＭＣの
各々において、トンネル現象が生じ、記憶データが“０
”であるメモリトランジスタのフローティングゲート２
１０に蓄積されていた電子がフローティングゲート２１
０から除去される。したがって、データ消去終了時にお
いて、メモリアレイ１内のすべてのメモリセルＭＣの記
憶データは“１″となる。

なお、以下の説明において、電源電位および接地電位が
各々、論理レベル″Ｈ′″および“Ｌ″に対応するもの
とする。

このように、ＥＥＦＲＯＭでは、データ消去時にメモリ
トランジスタのコントロールゲート２００とソース２３
０との間に高電圧を印加することによって、フローティ
ングゲート２１０とソース２３０との間でのエネルギバ
ンドの曲がりを、フローティングゲート２１０からソー
ス２３０に電子がトンネルするように強制することによ
って、データ消去が行われる。このため、フローティン
グゲート２１０から引抜かれる電子の量は、ソース線２
８に印加される高圧の大きさや高圧を印加する時間（高
圧パルスのパルス幅）や、フローティングゲート２１０
とソース２３０との間に存在する酸化膜２５０の厚さお
よび、フローティングゲート２１０とコントロールゲー
ト２００との間に存在する酸化膜２５０の厚さ等によっ
て異なる。

一方、メモリアレイ１を構成するメモリトランジスタに
は製造上のばらつきが生じる。このばらつきによって、
酸化膜２５０の厚さやコントロールゲート２００および
フローティングゲート２１０の形状、チャネル領域の長
さなどが、すべてのメモリトランジスタにおいて完全に
一致しない。

このようなメモリトランジスタ間の製造上のばらつきや
、さらには実際の回路構成上の原因など種々の要因によ
って、前述のような一括消去でメモリアレイ１内のすべ
てのメモリセルＭＣの記憶データを同時に“０”にする
ことは実際には困難である。つまり、記憶データが′０
”であるメモリトランジスタのうちのいくつかにおいて
は、−括消去時に与えられた高圧によってフローティン
グゲート２１０から蓄積された電子のみが完全に除去さ
れるが、あるものにおいては、−括消去時に与えられた
高圧パルスによってフローティングゲート２１０からデ
ータ書込時に蓄積された以上の量の電子が引抜かれる。

後者の場合のように、フローティングゲートから電子が
過剰に引抜かれる現象は過消去もしくは過剰消去と呼ば
れる。

過消去が生じると、フローティングゲート２１０が正に
帯電してしまうため、ソース２３０・ドレイン２２０間
に負極性の反転層が生じる。これは、コントロールゲー
ト２００に０７以上のどのような電位が付与されてもこ
のメモリトランジスタはＯＮ状態にあることを意味する
。この結果、データ読出時には非選択状態であるにもか
かわらず、このメモリトランジスタに対応するビット線
に電流が流れる。このため、過消去されたメモリトラン
ジスタと同じビット線に接続されるメモリセルが選択さ
れると、選択されたメモリトランジスタの記憶データが
“０”である場合にも読出データが“１”となる。また
、データ書込時においては、過消去されたメモリセルま
たは過消去されたメモリセルと同一のビット線に接続さ
れるメモリセルにデータ“０”を書込もうとすると、選
択されたメモリセルにおいてアバランシェ崩壊により発
生した電子が、過消去されたメモリセルのチャネル電流
としてビット線にリークする。このため、選択されたメ
モリセルのフローティングゲート２１０に電子が十分に
注入されない。したがって、過消去されたメモリセルが
存在すると、データ書込時の書込特性が劣化し、さらに
は書込不能となる。このように、過消去は、メモリトラ
ンジスタのしきい値の極性を負に反転させて、その後の
データ続出およびデータ書込に支障を来す。

そこで、このような過消去を防ぐために、現在次のよう
な方法が用いられている。すなわち、データ消去のため
にソース線２８に印加する高圧パルスの（以下、消去パ
ルスと呼ぶ）のパルス幅を短くシ、このパルス幅の短い
消去パルスをソース線２８に一回印加するごとにメモリ
アレイ１内のすべてのメモリセルの記憶データを読出し
てメモリアレイ内のすべてのメモリセルＭＣの記憶デー
タがすべて“１”となったか否かを確認する。そして、
記憶データが“１”でないメモリセルが１つでもあれば
、再度前記短いパルス幅の消去パルスをソース線２８に
印加する。消去パルスがソース線２８に印加されること
によってメモリセルの記憶データが“１″になったか否
か、すなわち、メモリセルの記憶データが完全に消去さ
れたか否かを確認することを消去ベリファイという。こ
のような消去ベリファイと消去パルスのソース線２８へ
の印加とが、メモリアレイ１内のすべてのメモリセルＭ
Ｃに対するデータ消去が完了するまで繰返される。この
ような方法で過消去を防ぐフラッシュＥＥＰＲＯＭは、
例えば、ｒｌｓｓｅｃダイジェスト・オブ・テクニカル
ペーパーズ（１９９０）Ｊのｐｐ、６０−６１および「
電子情報通信学会技術研究報告　１９９０年５月２１日
」のｐｐ、７３−７７に示される。

［発明が解決しようとする課題］ データ消去が行なわれる前にはメモリセルトランジスタ
のフローティングゲートに電子が注入されている。した
がって、データ消去時にはメモリセルトランジスタのフ
ローティングゲート電位が負側にシフトしている。この
ため、第４図を参照して、データ消去時にソース２３０
に印加される電圧が１２Ｖ程度であっても、実際にはフ
ローティングゲート２１０およびソース２３０間の酸化
膜２５０には非常に大きな電界が誘起される。したがっ
て、データ消去のための高圧ｖ、Ｐを１０ｍ５ｅｃ程度
の短いパルス幅のパルス信号としてソース２３０に印加
しても、フローティングゲート２１０から電子が過剰に
引き抜かれる（過消去）場合がある。次に、この現象に
ついてもう少し具体的に説明する。

第５図は、コントロールゲート２００．フローティング
ゲート２１０．ドレイン２２０．ソース２３０、および
基板２４０間の容量結合関係を示す、メモリトランジス
タの等価回路図である。図において、コンデンサＣＣＦ
　Ｉ　　ＣＤ　Ｉ　　Ｃｃ　ｇ　およびＣｓはそれぞれ
、コントロールゲート２００およびフローティングゲー
ト２１０間の容量、フローティングゲート２１０および
ドレイン２２０間の容量、フローティングゲート２１０
および基板２４０間の容量、フローティングゲート２１
０およびソース２３０間の容量を表わす。したがって、
ノードＮｌ、Ｎ２．Ｎ３．Ｎ４．Ｎ５は各々、コントロ
ールゲート２００．フローティングゲート２１０、ソー
ス２３０．基板２４０．およびドレイン２２０に対応す
る。ここで、フローティングゲート２１０に蓄積されて
いる電荷量をＱＦＧで表わし、コントロールゲート２０
０に印加される電位をｖＧで表わし、ドレイン２２０の
電位をＶｏで表わし、ソース２３０の電位をｖｓで表わ
し、ドレイン２２０・ソース２３０間のチャネル領域（
基板２４０のドレイン２２０およびソー；ζ２３０間に
対応する部分）の電位をｖｏで表わすと、フローティン
グゲート２１０の電位（ノードＮ２の電位）Ｖｙｃは次
式で表わされる。

なお、上式において、Ｃｃ　ｐ　＋　　ＣＤ　Ｉ　　Ｃ
ｃ　＋　およびＣ９はそれぞれ、第５図におけるコンデ
ンサＣａｐの容量値、コンデンサＣＤの容量値、コンデ
ンサＣ０の容量値、およびコンデンサＣ８の容量値を表
わす。また、ＣＴｏＴＡＬはこれらの容量の合計、すな
わち、Ｃｃ　ｐ　＋ｃＤ＋Ｃｃ　＋ｃｓを表わす。一方
、カップリングレシオｋｃは、コントロールゲート２０
０およびフローティングゲート２１０間の容量Ｃｃｐの
、コントロールゲー）２００．　　フローティングゲー
ト２１０．ドレイン２２０．ソース２３０．および基板
２４０間の総容量ＣＴＯＴＡＬに対する比として次式で
定義される。

ｋｃ　＝ＣＯＦ　／ＣＴ　ＯＴ　Ａ　Ｌ　’・・（２）
また、コントロールゲート２００から見たこのメモリト
ランジスタのしきい値の、フローティングゲート２１０
に電子が蓄積されたことによる変化量ΔＶＴＨは次式で
表わされる。

ΔＶｔ　Ｍ　＝　　ＱＦ　ｃ　／　Ｃｃ　Ｆ　−（３）
データ消去時にはコントロールゲー）２００゜ドレイン
２２０．および基板２４０が接地され、かつ、ソース２
３０に高圧ＶＰＰが印加されるので、上式（１）におい
てｖＧ＝ＶＣ＝ＶＤ＝０■。

Ｖｓ＝Ｖｐｐである。したがって、フローティングゲー
トの電位ＶＦＧは、上式（１）〜（３）によってカップ
リングレシオｋ。およびしきい値変化量ΔｖＴＨを用い
て次式のように表わされる。

ＶＦＧ＝Ｃ８ＶＰＰ／ＣＴＯＴＡＬ　　ｋｃΔＶＴ）Ｉ
・・・（４） よって、フローティングゲート２１０とソース２３０と
の間の電位差は次式で表わされる。

（Ｉ　　Ｃ５／ＣＴ　ＯＴ　Ａ　Ｌ　）　Ｖｐ　ｐ　＋
ｋｃΔＶＴＭ・・・（５） フローティングゲート２１０およびソース２３０間に誘
起される電界の大きさはフローティングゲート２１０お
よびソース２３０間の電位差に比例し、フローティング
ゲート２１０およびソース２３０間の酸化膜２５０の厚
さに反比例する。したがって、この電界の大きさは、フ
ローティングゲート２１０および基板２４０間の酸化膜
の厚さが１００人、しきい値変化量ΔｖＴＨが５■、カ
ップリングレシオに０が０．６、Ｃ８／ＣＴＯＴＡＬの
値が０．１、高圧Ｖｐｐが１２Ｖであれば、１３．８Ｍ
Ｖ／ｃｍとなる。つまり、データ消去時にフローティン
グゲート２１０とソース２３０との値の酸化膜には１３
．８ＭＶ／ｃｍの非常に強い電界が誘起される。この強
い電界によってトンネル現象が生じフローティングゲー
ト２１０から電子が引抜かれる。

一般にフローティングゲート２１０に蓄積された電子を
ソース２３０に引抜くためのトンネル現象を生じさせる
には、フローティングゲート２１０およびソース２３０
間の酸化膜２５０にＩＯＭＶ　／　ｃ　ｍ以上の電界を
誘起させればよい。しかしながら、現在、半導体装置を
駆動する外部電源で、５ｖの次に高い電圧を８カするも
のは１２Ｖの電源である。

一方、フラッシュＥＥＦＲＯＭにおいてデータ書込時に
ビット線に流れる電流の総量は１ｍＡ〜５ｍＡ程度であ
るため、チップ内部でデータ書込のための高圧を発生さ
せることは困難である。つまり、チップ内部で高圧を発
生させる場合、複数のコンデンサを時間順次に充電する
ことによって高圧を導出するチャージポンプ等の高圧発
生回路が用いられる。しかし、このような高圧発生回路
にはデータ書込に必要な電流１ｍＡ〜５ｍＡを供給する
ことができない。たとえば、チャージポンプが供給する
ことができる電流の大きさＩは、用いられるコンデンサ
の容量値Ｃとコンデンサの充電周波数ｆとの積で求めら
れる。容量値Ｃが１０ｐＦであり、充電周波数ｆが１０
ＭＨｚであっても、チャージポンプの供給電流Ｉは１０
０μＡと非常に小さい。このため、データ消去およびデ
ータ書込に必要な高電圧は外部電源から供給される必要
がある。

これらの理由により、現在データ消去には、１２ｖの高
電圧が用いられている。この結果、データ消去時にフロ
ーティングゲート２１０およびソース２３０間の酸化膜
２５０に前述したような必要以上に強い電界（１３，８
ＭＶ／ｃｍ）が生じ、過消去の危険性が大きくなる。

さらに、ＮチャンネルＭＯＳトランジスタにおいてゲー
ト電圧が０■であるとき、ゲートとドレイン拡散領域と
の重なり領域にバンド間トンネリングという現象が生じ
る。この現象はソース電位が高い場合にゲートとソース
拡散領域との重なり領域においても生じる。バンド間ト
ンネリングは、ゲート電圧が０■であるためにＮ型のド
レイン拡散領域およびソース拡散領域の表面が深いデプ
リケーション状態となることによって生じる。これらＮ
型拡散領域の表面が深いデプリケーション状態となると
、ゲート下の酸化膜と基板との境界部分におけるエネル
ギバンドの曲りが急峻になる。

このため、Ｎ型拡散領域において価電子体の電子が伝導
帯にトンネルする。このとき生じたホールは接地された
基板に流れ、一方、伝導帯にトンネルした電子はＮ型拡
散領域に集まる。基板にホールが流れ込むことによって
生じる電流はこのＮチャンネルＭＯ３）ランジスタのリ
ーク電流となる。

データ消去時にはメモリトランジスタのソース２３０に
高圧が印加されコントロールゲート２００が接地される
ので、このようなバンド間トンネリング現象が生じる。

再度第４図を参照して、データ消去時には基板２４０と
酸化膜２５０との間の境界面のソース２３０近傍部分２
６０においてバンド間トンネリング現象が生じることが
知られている。基板２４０は接地されるので、この現象
によって生じたホールは基板２４０側にリーク電流とし
て流れ、伝導帯にトンネルした電子はフローティングゲ
ート２１０から引抜かれた電子とともにソース２３０側
に流れる。このようなフラッシュＥＥＦＲＯＭにおける
バンド間トンネリング現象については、Ｊ。

Ｃｈｅｎ、　　ｅｔ　　ａｌ、、　　“Ｓｕｂｂｒｅａ
ｋｄｏｗｎ　　　ｄｒａｉｎ　　　ｌｅａｋａｇｅ　　
　ｃｕｒｒｅｎｔ　　　ｉｎ　　ＭＯＳＦＥＴ、　　“
ＩＥＥＥ　　Ｅｌｅｃｔｒｏｎ　　　Ｄｅｖｉｃｅ　　
　１ｅｔｔ、、ｖ。

１、ＥＤＬ−８，ｐｐ、５１５−５１７．１９８７、お
よび、Ｈ，Ｋｕｍｅ　　ｅｔ　　ａｌ、、　　“ＡＦＲ
ＡＳＨ−ＥＲＡＳＥ　　ＥＥＰＲＯＭ　　ＣＥＬＬ　　
ＷＩＴＨＡＮ　　ＡＳＹＭＭＥＴＲＩＣ５ＵＯＵＲＣＥ
　　　ＡＮＤ　　　ＤＲＡＩＮ　　　５ＴＲＵＣＴＵＲ
Ｅ″　ＩＥＥＥ　　Ｔｅｃｈ、Ｄｉｇ、ｏｆＩＥＤＭ１
９８７．　２５．　８．　　ｐｐ、　　５６０−５６３
などに述べられている。このような文献によれば、バン
ド間トンネリング現象によって生じるリーク電流はソー
ス２３０の電位がＩＯＶ’程度である場合に１つのメモ
リトランジスタにつき１Ｏ−８Ａ程度である。したがっ
て、ＩＭｂｉｔのフラッシュＥＥＰＲＯＭの場合、１０
ｖの高圧パルスをソース２３０に印加してデータ消去を
行なうと、データ消去時に生じるリーク電流は１０ｍＡ
となる。このようなリーク電流は、消費電力の増加によ
るチップの発熱や電源電圧の低下など種々の問題を発生
させる。一般にこのようなリーク電流の許容範囲は数１
０ｍＡ以下である。しかしながら、近年の半導体装置の
大容量化に伴い、フラッシュＥＥＰＲＯＭのメモリトラ
ンジスタの数も増大しつつあり、フラッシュＥＥＰＲＯ
Ｍの容量も現在１６Ｍｂｉｔ程度まで太き（なりつつあ
る。

たとえば１６ＭｂｉｔのフラッシュＥＥＰＲＯＭの場合
、１０ｖの高圧パルスによってデータ消去が行なわれる
と、データ消去時のリーク電流は１０ｍＡＸ１６、すな
わち、１６０ｍＡと許容範囲を大きく越える。実際には
データ消去のためにソース２３０に印加される電圧は１
２Ｖであるから、実際のリーク電流の大きさはこの値よ
りもさらに大きい。このような現状から、データ消去時
に生じるリーク電流はできるだけ低減される必要がある
。

また、従来の改良されたフラッシュＥＥＰＲＯＭは、過
消去を防ぐために、短いパルス幅の消去パルスをメモリ
アレイに印加した後、消去ベリファイを行なうというサ
イクルを繰返す。このため、消去ベリファイ動作によっ
てデータが完全に消去されていないメモリセルが検出さ
れると、メモリアレイ内のすべてのメモリセルに再度消
去パルスが印加される。したがって、メモリアレイに再
度印加された消去パルスは、まだデータを完全に消去さ
れていないメモリトランジスタにおいて、データ書込時
にフローティングゲートに蓄積された電子を除去するよ
うに働くが、既にデータを完全に消去されたメモリトラ
ンジスタにおいては、もともとフローティングゲートに
存在した電子をフローティングゲートから引抜くように
働く。この結果、データを消去されにくいメモリセルに
対するデータ消去が完了したときには、データを消去さ
れやすいメモリセルにおいて過消去が生じる。

メモリアレイを構成するメモリセル間での、データ消去
のされやすさのばらつきが大きいほど、データを完全に
消去するのに必要な消去パルスの印加回数がメモリアレ
イ１を構成するメモリセル間で大きくばらつく。消去ベ
リファイによって検出されたメモリセルのデータを完全
に消去すべく再印加される消去パルスは、検出されたメ
モリセルよりもデータ消去されにくいメモリセルに対し
ては完全なデータ消去を行なうことができない場合があ
る。この場合には、次の消去ベリファイによってこのデ
ータ消去されにくいメモリセルが検８された時点で、メ
モリアレイ内のすべてのメモリセルに再度消去パルスが
印加される。したがって、メモリアレイを構成するメモ
リセル間で、データ消去のされやすさのばらつきが大き
いほど、最もデータ消去されにくいメモリセルに対する
データ消去が完了するまで（メモリアレイ内のすべての
メモリセルのデータが完全に消去されるまで）の、メモ
リアレイへの消去パルスの印加回数が増える。このため
、消去動作完了時に多くのメモリセルに過消去が生じる
可能性が高い。

１つのメモリアレイを構成するメモリセル間における、
データ消去のされやすさのばらつきは前述したように、
製造上および回路構成上の種々の要因によるものである
。このようなばらつきは、１つのメモリアレイを構成す
るメモリセルの数の増大に伴って大きくなる。したがっ
て、近年の、半導体記憶装置の大容量化すなわちビット
数の増大は上述のような問題をより顕著にする。

それゆえに本発明の目的は、上記のような問題点を解決
し、データ消去時における消費電力が少なく、かつ、過
消去が生じる危険性が少ない不揮発性半導体記憶装置を
提供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る不揮発
性半導体記憶装置は、フローティングゲートと第１およ
び第２の不純物拡散領域とを含む電界効果半導体素子に
よって構成される複数のメモリセルを備え、かつ、アバ
ランシェ崩壊によって第１の不純物拡散領域近傍からフ
ローティングゲートに電荷を注入することによってデー
タが書込まれ、トンネル現象によってフローティングゲ
ートから、注入された電荷を第２の不純物拡散領域に除
去することによってデータ消去が行われる不揮発性半導
体記憶装置であって、データ消去時に電界効果半導体素
子の各々に第１および第２の不純物拡散領域に高電圧を
印加する手段を備える。

［作用］ 本発明に係る不揮発性半導体記憶装置は上記のように構
成されるため、データ消去時に第２の不純物拡散領域だ
けでなく第１の不純物拡散領域にも高電圧が印加される
。このため、データ消去時における第１の不純物拡散領
域の電位が高く設定されるので、フローティングゲート
の電位が従来よりも高くなる。この結果、データ消去時
におけるフローティングゲートおよび第２の不純物拡散
領域間の電位差が従来よりも小さくなるので、フローテ
ィングゲートおよび第２の不純物拡散領域間にかかる電
界の強さが従来よりも緩和される。

［実施例］ 第１図は本発明の一実施例のフラッシュＥＥＰＲＯＭの
主要部分の構成を示す概略ブロック図である。

第１図を参照して、このフラッシュＥＥＰＲＯＭは、第
３図に示される従来のそれと異なり、メモリアレイ１と
ソース線スイッチ１５０との間に設けられるビット線高
圧スイッチ４００と、ビット線高圧スイッチ４００とス
イッチ回路６００との間に設けられる昇圧回路５００と
をさらに含む。

ビット線高圧スイッチ４００および昇圧回路５００を除
（他の機能ブロックの構成および動作は第３図に示され
る従来のフラッシュＥＥＰＲＯＭにおけるそれと同様で
ある。ただし、本実施例では、スイッチ回路６００から
データ消去時に出力される高圧ｖ、Ｐはソース線スイッ
チ１５０だけでなく昇圧回路５００にも与えられる。

以下、第２図を参照しながら、本実施例の特徴である、
このフラッシュＥＥＦＲＯＭのデータ消去時における回
路動作を中心に説明する。第２図は、メモリアレイ１が
３行３列のマトリクス状に配列された９個のメモリトラ
ンジスタを含む場合を例にとって、メモリアレイ１およ
びＹゲート７０ならびにビット線高圧スイッチ４００の
内部構成ならびにこれらと周辺回路との間の接続関係を
示す回路図である。

まず、動作の説明に先立ってメモリアレイ１゜Ｙゲート
７０．およびビット線高圧スイッチ４００の内部構成に
ついて説明する。

第２図を参照して、メモリアレイ１は、ローデコーダ６
０に接続されるワード線ＷＬ１〜ＷＬ３と、Ｙゲート７
０に接続されるビット線ＢＬＩ〜ＢＬ３と、ワード線Ｗ
ＬＩ〜ＷＬ３とビット線ＢＬ１〜ＢＬ３との交点の各々
に対応して設けられるメモリトランジスタＭＣを含む。

メモリトランジスタＭＣは、第４図に示される構造を有
する。

すべてのメモリトランジスタＭＣのソースは、ソース線
スイッチ１５０に接続されるソース線２８に共通に接続
される。Ｙゲート７０は、書込回路９０およびセンスア
ンプ１２０に接続される■１０線２７と、Ｉ１０線２７
とビット線ＢＬＩ〜ＢＬ３の各々との間にトランスファ
ゲートとして設けられるＮチャネルＭＯＳトランジスタ
ＴＲ１〜ＴＲ３とを含む。トランジスタＴＲＩ〜ＴＲ３
のゲートは互いに異なる接続線Ｙ１〜Ｙ３を介してコラ
ムデコーダ８０に接続される。このように、接続線Ｙ１
〜Ｙ３は、ビット線ＢＬＩ〜ＢＬ３と１対１に対応する
ように設けられる。

ローデコーダ６０は、与えられたアドレス信号に応答し
て、メモリアレイ１内のワード線ＷＬＩ〜ＷＬ３のうち
のいずれか１本に、選択的に高圧ＶＰＰを出力する。コ
ラムデコーダ８０は、与えられたアドレス信号に応答し
て、Ｙゲート７０内の接続線Ｙ１〜Ｙ３のうちのいずれ
か１本にのみ選択的に“Ｈ”レベルの電圧を印加する。

これによって、トランスファゲートＴＲＩ〜ＴＲ３のう
ち、選択された接続線に対応して設けられたもののみが
ＯＮ状態となり、ビット線ＢＬＩ〜ＢＬ３のうち選択さ
れた接続線に対応するもののみがＩ１０線２７に電気的
に接続される。

書込回路９０は、制御回路１４０によって制御されて、
データ書込時に、Ｉ１０線２７に高圧ＶＰＰを印加する
。一方、Ｉ１０線２７はコラムデコーダ８０によって選
択されたビット線２にのみ電気的に接続される。したが
って、Ｉ１０線２７に印加された高圧ＶＰＰは、前記選
択されたビット線（ＢＬＩ〜ＢＬ３のいずれか）にのみ
印加される。ソース線スイッチ１５０は、ソース線２８
に接地電位を与える。

このような回路動作の結果、データ書込時には、メモリ
アレイ１内のメモリトランジスタＭＣのうち、外部から
のアドレス信号に対応する１つのメモリトランジスタに
おいてのみ、アバランシェ崩壊によって生じた電子がフ
ローティングゲートに注入される。

ローデコーダ６０は制御回路１４０によって制御されて
、データ読出時に、メモリアレイ１内のワード線ＷＬ１
〜ＷＬ３のうちアドレスバッファ１００から与えられる
アドレス信号に対応するワード線１本にのみ、スイッチ
回路６００がら与えられる電源電圧５ｖを供給し、かつ
、他のワード線の電位を“Ｌ”レベルに保持する。これ
によって、メモリアレイ１において、選択されたワード
線に接続されるすべてのメモリトランジスタのコントロ
ールゲートに５ｖが印加される。コラムデコーダ８０は
制御回路１４０によって制御されて、Ｙゲート７０内の
接続線Ｙ１〜Ｙ３のうちアドレスバッファ１００から与
えられるアドレス信号に対応するもののみに“Ｈ”レベ
ルの電圧を印加し、かつ他の接続線の電位を“Ｌ”レベ
ルに保持する。

これによって、Ｙゲート７０において、トランスファゲ
ートＴＲＩ〜ＴＲ３のうち選択された接続線に対応して
設けられたもののみがＯＮ状態となる。この結果、ビッ
ト線ＢＬＩ〜ＢＬ３のうち、選択されたビット線のみが
Ｉ１０線２７に電気的に接続される。また、ソース線ス
イッチ１５０は、スイッチ回路６００から高圧Ｖｐｐが
与えられないときにはソース線２８を接地する。したが
って、消去ベリファイ時においてはメモリアレイ１内の
選択されたメモリトランジスタのコントロールゲートお
よびソースにそれぞれ５Ｖ、およびＯＶが印加され、選
択されたメモリトランジスタに接続されるビット線に流
れる電流のみが検知可能となる。

選択されたメモリトランジスタのフローティングゲート
に電子が蓄積されていなければ、すなわち選択されたメ
モリトランジスタのしきい値電圧が所定値よりも低けれ
ば、ローデコーダ６０から与えられる５Ｖの電圧によっ
て、選択されたメモリトランジスタは導通する。よって
、Ｉ１０線２７から、選択されたトランスファゲートお
よび選択されたビット線を介してソース線２８に電流が
流れる。前記所定値は、データが書込まれていないメモ
リトランジスタの平均的なしきい値電圧に設定される。

したがって、選択されたメモリトランジスタのフローテ
ィングゲートに、電子が蓄積されていなければ、選択さ
れたビット線に電流が流れる。しかし、選択されたメモ
リトランジスタのフローティングゲートに電子が蓄積さ
れていれば、選択されたメモリトランジスタのしきい値
は前記所定値まで下がらない。このため、選択されたメ
モリトランジスタは、ローデコーダ６０から与えられる
５Ｖのゲート電圧によって導通せず、選択されたビット
線に電流は流れない。

ビット線高圧スイッチ４００は、ビット線ＢＬ１〜ＢＬ
３にそれぞれ対応して設けられるＮチャンネルＭＯＳト
ランジスタＧＳＷＩ〜ＧＳＷ３を含む。トランジスタＧ
ＳＷ１〜ＧＳＷ３は各々、対応するビット線ＢＬＩ〜Ｂ
Ｌ３にドレインを接続される。トランジスタＧＳＷＩ〜
ＧＳＷ３のソースはソース線２８に共通に接続される。

トランジスタＧＳＷＩ〜ＧＳＷ３のゲートには昇圧回路
５００の出力電圧ＥＲ８が共通に与えられる。

昇圧回路５００は、データ消去時にスイッチ回路６００
から与えられる高圧Ｖｐ　ｐ　　（１２Ｖ）を所定のレ
ベル、たとえば、１３Ｖ〜１４Ｖ程度に昇圧してビット
線高圧スイッチ４００に与える。

ビット線高圧スイッチは、昇圧回路５００によって昇圧
された電圧ＥＲ８に応答して、メモリアレイ１内のすべ
てのビット線３０に高圧Ｖ１．にほぼ等しい大きさの電
圧を印加する。

データ消去時には、昇圧回路５００から高圧Ｖｐｐより
も若干高い電圧ｖＰＰ十αが出力される。

これによって、ビット線高圧スイッチ４００においてト
ランジスタＧＳＷＩ〜ＧＳＷ３の各々のゲート電位がＶ
ＰＰ＋αに固定される。一方、ソース線２８にはソース
線スイッチ１５０から高圧ＶＰＰが与えられる。このた
め、トランジスタＧＳＷ１〜ＧＳＷ３の各々のソースに
ソース線２８を介して高圧ＶＰＰが印加される。したが
って、トランジスタＧＳＷＩ〜ＧＳＷ３は各々導通状態
となり、対応するビット線ＢＬＩ〜ＢＬ３にゲート電位
ＶＰＰ＋αよりもそのしきい値電圧分低い電圧を与える
。昇圧回路５００のａカミ圧ＥＲ３は、昇圧分αがトラ
ンジスタＧＳＷＩ〜ＧＳＷ３のしきい値電圧にほぼ等し
い値となるように設定される。昇圧回路５００の出力電
圧ＥＲ３がこのように設定されることによって、データ
消去時にビット線ＢＬＩ〜ＢＬ３に印加される電圧はソ
ース線２８に印加される高圧Ｖｐｐとほぼ等しくなる。

一方、ローデコーダ６０はワード線ＷＬＩ〜ＷＬ３にす
べて“Ｌ”レベルの電位を与える。さらに、コラムデコ
ーダ８０は接続線Ｙ１〜Ｙ３に“Ｌ”のレベルの電位を
与えてトランスファゲートＴＲ１〜ＴＲ３をすべて非導
通状態にする。したがって、本実施例ではデータ消去時
にメモリアレイ１内のすべてのメモリトランジスタＭＣ
のドレインおよびソースに高圧ＶＰＰが印加される。そ
して、これらのメモリトランジスタＭＣのコントロール
ゲートは従来どおり接地される。

データ消去時におけるメモリトランジスタＭＣのフロー
ティングゲート電位ＶＦＧは先に示した式（１）で表わ
される。従来、データ消去時におけるメモリトランジス
タＭＣのドレイン電位ＶＤはＯＶであった。しかし、本
実施例ではＶＤ＝Ｖ、Ｐであるから、メモリトランジス
タＭＣのフローティングゲート電位■Ｆｏは従来よりも
高くなり次式で表わされる。

［Ｖｐ　　ｐ　　　（Ｃｏ　　＋Ｃｓ　　）　　＋ＱＦ
　　ａ　　コ　／　ＣＴ　　ＯＴＡＬ・・・（６） したがって、メモリトランジスタＭＣのフローティング
ゲートおよびソース間の電位差Ｖ５−Ｖ、０はデータ消
去時において従来よりも小さくなる。メモリトランジス
タＭＣのフローティングゲートおよびソース間の電位差
■、−■Ｆ６は、式（２）、　　（３）、　　（６）に
よって次式で表わされる。

ＶＰＰ［１（、ＣＤ＋Ｃ８）／ＣＴＯＴＡＬコ＋ｋｃ　
ΔｖＴＨ・・・　（７） 一方、メモリトランジスタのフローティングゲートおよ
びソース間の酸化膜にかかる電界の強さは、フローティ
ングゲートおよびソース間の電位差ＶＳ　　ＶＦＧに比
例し、フローティングゲートおよびソース間の酸化膜の
厚さに反比例する。したがって、フローティングゲート
およびソース間の電位差が従来よりも小さくなることに
よって、フローティングゲートおよびソース間の酸化膜
にかかる電界の強さは従来よりも緩和される。具体的に
は、メモリトランジスタＭＣの構造を従来のままに保持
した状態でメモリトランジスタＭＣのドレインに高圧１
２Ｖを印加すると、メモリトランジスタＭＣのフローテ
ィングゲートおよびソース間の酸化膜にかかる電界の強
さはＩＯＭＶ／ｃｍ程度に緩和される。つまり、メモリ
トランジスタＭＣのフローティングゲートおよびソース
間に印加される電界の強さが、データ消去のためのトン
ネル現象を生じさせ得る最も小さい値に緩和される。し
たがって、本実施例によれば、メモリアレイ１内のメモ
リトランジスタＭＣに過消去が生じる危険性が大幅に低
減される。

本実施例では、データ消去時にメモリアレイ１内のすべ
てのビット線の電位がソース線２８と同電位■２．に設
定されたが、データ消去時にメモリトランジスタＭＣの
ドレインに印加される電圧は必ずしもメモリトランジス
タＭＣのソースに印加される電圧ＶＰＰと同一でなくて
もよい。すなわち、データ消去時において、ビット線高
圧スイッチ４００のトランジスタＧＳＷＩ〜ＧＳＷ３の
ゲートに外部からの高圧ＶＰＰが直接与えられたり、外
部からの高圧■、Ｐよりも低い電圧が与えられてもよい
。このような場合、メモリトランジスタＭＣのドレイン
には上記実施例の場合よりも低いレベルの高圧が印加さ
れるが、メモリトランジスタＭＣのフローティングゲー
ト電位ＶＦＯはやはり従来よりも高（なるので上記実施
例の場合とほぼ同様の効果が得られる。

なお、データ消去時においてメモリアレイ１内のすべで
のビット線の電位レベルを高くする方法は上記実施例に
おける方法に限定されない。たとえば、第２図において
トランジスタＧＳＷＩ〜ＧＳＷ３を除去し、データ消去
時において、コラムデコーダ８０の出力電圧がすべて昇
圧され、かつ書込回路９０からＩ１０線２７に高圧が印
加されてもよい。この方法によれば、データ消去時にト
ランスフアゲ−）ＴＲＩ〜ＴＲ３がすべて導通状態とな
るので、書込回路９０からＩ１０線２７に印加された高
圧はメモリアレイ１内のすべてのビット線ＢＬＩ〜ＢＬ
３に与えられる。

［発明の効果］ 以上のように、本発明によれば、データ消去時に外部か
ら与えられた高圧がメモリトランジスタのソースに印加
されるとともに、メモリトランジスタのドレインにも前
記外部からの高圧と同程度のレベルの高圧が印加される
。このため、メモリトランジスタのフローティングゲー
トおよびソース間にかかる電界の強さが従来よりも緩和
される。

この結果、データ消去時に過消去が生じる危険性が大幅
に低減され、安定なデータ消去を実現することが可能と
なる。

【図面の簡単な説明】

第１図は本発明の〜実施例のフラッシュＥＥＰＲＯＭの
主要部分の構成を示す概略ブロック図、第２図は第１図
におけるメモリアレイ、Ｙゲート。 およびビット線高圧スイッチの内部構成の一具体例を示
す回路図、第３図は従来のフラッシュＥＦＰＲＯＭの主
要部分の構成を示す概略ブロック図、第４図は従来およ
び実施例におけるメモリトランジスタの構造を示す断面
図、第５図はメモリトランジスタ内の容量総合関係を示
す等価回路図である。 図において、１はメモリアレイ、７ｏはＹゲート、６０
はローデコーダ、８ｏはコラムデコーダ、９０は書込回
路、１２０はセンスアンプ、１５０はソース線スイッチ
、４００はビット線高圧スイッチ、５００は昇圧回路で
ある。 なお、図中、同一符号は同一または相当部分を示す。 Ｔｐｐ、Ｔｃｃ　　婢Ｊ ＭＣ〆七゛）亡１し ３０　ビー！トキ１ ２８　　°ノース千弯３ ５０７−ド揉 夷２７ ）５図 ｃ 手 続 補 正 書く自発） 平成３年９月５日 事件の表示 平成２年特許願第１５８３６２号 発明の名称 補正をする者 事件との関係 住所 名称 代表者 不揮発性半導体記憶装置

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルを備え、 前記メモリセルの各々は、フローティングゲートと、第
   １および第２の不純物拡散領域とを有する電界効果半導
   体素子を含み、 アバランシェ崩壊によって、前記第１の不純物拡散領域
   近傍から前記フローティングゲートに電荷を注入するこ
   とによってデータ書込が行なわれ、かつ、トンネル現象
   によって、前記フローティングゲートから前記注入され
   た電荷を前記第２の不純物拡散領域に除去することによ
   ってデータ消去が行なわれ、 データ消去時に、前記電界効果半導体素子の各々の前記
   第１および第２の不純物拡散領域に高電圧を印加する手
   段をさらに備えた、不揮発性半導体記憶装置。