JPH0447757U - - Google Patents

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JPH0447757U
JPH0447757U JP9045790U JP9045790U JPH0447757U JP H0447757 U JPH0447757 U JP H0447757U JP 9045790 U JP9045790 U JP 9045790U JP 9045790 U JP9045790 U JP 9045790U JP H0447757 U JPH0447757 U JP H0447757U
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JP
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error detection
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dram
error
microprocessor
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JP9045790U
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  • Dram (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例を示す構成ブロツク
図、第2図はエラー検出タイミング発生手段が発
生するエラー検出要求信号TM1と、これを受け
たエラー検出アドレス発生手段が発生するアドレ
ス信号を示す図、第3図はエラー検出要求が発生
した時の動作を示すタイムチヤートである。 1……マイクロプロセツサ(CPU)、2……
ダイナミツク・ランダム・アクセスメモリ(DR
AM)、3……エラー検出タイミング発生手段、
4……エラー検出アドレス発生手段、5……アク
セス制御回路、6……マルチプレクサ、7……パ
リテイチエツカ・ジエネレータ、8……バツフア
、9……フリツプフロツプ、10……エラーアド
レス格納回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 ダイナミツク・ランダム・アクセスメモリ(D
    RAM)を使用したメモリ・システムにおいて、 前記DRAMのリフレツシユのタイミングに当
    該DRAMにリードアクセスを要求するエラー検
    出タイミング発生手段と、 このエラー検出タイミング発生手段からのタイ
    ミング信号を受け、エラー検出アドレスを発生す
    るエラー検出アドレス発生手段と、 マイクロプロセツサからのDRAMセレクト信
    号と前記エラー検出タイミング発生手段からのタ
    イミング信号とを受け、マイクロプロセツサから
    のアクセスとエラー検出アクセスの競合解消を行
    うと共に、DRAM制御信号、アドレスマルチプ
    レクス信号を発生するアクセス制御回路と、 アクセス制御回路からのアドレスマルチプレク
    ス信号を受け、マイクロプロセツサまたはエラー
    検出アドレス発生手段からのエラー検出アドレス
    を選択してDRAMに与えるマルチプレクサと、 DRAMのデータバスにつながるパリテイチエ
    ツカ・ジエネレータと、 DRAMにマルチプレクサを介してエラー検出
    アドレスを与えた時にエラーが検出された場合、
    当該エラーが検出されたエラーアドレスを保存し
    マイクロプロセツサに通知するエラーアドレス格
    納回路と を備え、DRAMのリフレツシユ動作とエラー検
    出動作とを同時に行うようにしたことを特徴とす
    るメモリのエラー検出装置。
JP9045790U 1990-08-29 1990-08-29 Pending JPH0447757U (ja)

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JP9045790U JPH0447757U (ja) 1990-08-29 1990-08-29

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JPH0447757U true JPH0447757U (ja) 1992-04-23

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