JPH0448251B2 - - Google Patents
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- Publication number
- JPH0448251B2 JPH0448251B2 JP60134543A JP13454385A JPH0448251B2 JP H0448251 B2 JPH0448251 B2 JP H0448251B2 JP 60134543 A JP60134543 A JP 60134543A JP 13454385 A JP13454385 A JP 13454385A JP H0448251 B2 JPH0448251 B2 JP H0448251B2
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- Japan
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- data
- output
- subtraction
- reciprocal
- multiplier
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は計算機、特に画像生成の計算機におけ
る浮動小数点の演算装置に関するものである。
る浮動小数点の演算装置に関するものである。
一般に、画像生成の演算は、データとしては浮
動小数点データを必要とするが、高精度であるこ
とは不要である。また、関数演算も頻繁に行なう
必要があり、しかも加減乗算とは並列に実行して
高速化を図ることが望まれている。
動小数点データを必要とするが、高精度であるこ
とは不要である。また、関数演算も頻繁に行なう
必要があり、しかも加減乗算とは並列に実行して
高速化を図ることが望まれている。
従来の技術
従来の計算機の演算装置は、例えば「コンピユ
ータの高速演算方式（近代科学社版）」に示され
ているように第３図のような構成となつていた。
ータの高速演算方式（近代科学社版）」に示され
ているように第３図のような構成となつていた。
すなわち２１はメモリで、２２はALU、２３
は関数ROMで、２０はそれらを制御するコント
ローラで２４はデータバスである。
は関数ROMで、２０はそれらを制御するコント
ローラで２４はデータバスである。
以上のように構成された演算装置について動作
を説明する。
を説明する。
まず、コントローラ２０は、メモリ２１の内容
を読み込みデコードして加減乗算命令ならば、そ
のオペランドの浮動小数点データをメモリ２１か
らALU２２にデータバス２４を通してロードし
演算を行ないその結果を再びデータバス２４を通
してメモリ２１に格納する。もし関数演算命令な
らば、そのオペランドの浮動小数点データのう
ち、上位ビツトで関数テーブル２３を参照し、関
数の初期近似値を求めALU２２にデータバス２
４を通じて送る。ALU２２では、その初期値を
もとに各関数の収束アルゴリズムに従いメモリ２
１との間で演算を繰り返し、最終結果をメモリ２
１に格納して実行を終える。
を読み込みデコードして加減乗算命令ならば、そ
のオペランドの浮動小数点データをメモリ２１か
らALU２２にデータバス２４を通してロードし
演算を行ないその結果を再びデータバス２４を通
してメモリ２１に格納する。もし関数演算命令な
らば、そのオペランドの浮動小数点データのう
ち、上位ビツトで関数テーブル２３を参照し、関
数の初期近似値を求めALU２２にデータバス２
４を通じて送る。ALU２２では、その初期値を
もとに各関数の収束アルゴリズムに従いメモリ２
１との間で演算を繰り返し、最終結果をメモリ２
１に格納して実行を終える。
発明が解決しようとする問題点
しかし、上記のような構成では、演算を行なう
データ、及び演算結果は必ずメモリに格納してお
く必要があり、しかも、一本のバスを通じてデー
タのやりとりを行ない、更に、関数演算を実行す
るにもALUを占有してしまうこと等により高速
演算が実行できないという問題点を有していた。
データ、及び演算結果は必ずメモリに格納してお
く必要があり、しかも、一本のバスを通じてデー
タのやりとりを行ない、更に、関数演算を実行す
るにもALUを占有してしまうこと等により高速
演算が実行できないという問題点を有していた。
本発明は上記問題点に鑑み、簡易な構成で高速
に画像データの演算を可能にした演算装置を提供
するものである。
に画像データの演算を可能にした演算装置を提供
するものである。
問題点を解決するための手段
本発明の演算装置は上記問題点を解決するため
に、仮数部の平方根を求める平方根テーブルと、
指数部を1/2にする除算器からなる平方根演算器
と、仮数部の逆数を求める逆数テーブルとその指
数部を演算する逆数指数演算器からなる逆数演算
器とを具備する関数演算器と、並列加減乗算と、
データメモリ、及びそれらを制御する制御装置、
更に多重バスと、外部装置とのデータ転送のため
の汎用バスから構成されたものである。
に、仮数部の平方根を求める平方根テーブルと、
指数部を1/2にする除算器からなる平方根演算器
と、仮数部の逆数を求める逆数テーブルとその指
数部を演算する逆数指数演算器からなる逆数演算
器とを具備する関数演算器と、並列加減乗算と、
データメモリ、及びそれらを制御する制御装置、
更に多重バスと、外部装置とのデータ転送のため
の汎用バスから構成されたものである。
作 用
本発明は上記した構成によつて、関数演算が収
束アルゴリズムを用いることなく、即ち加減乗算
器を占有することなく関係演算を実行する。そし
て加減乗算器も並列に実行させることが出来、多
重バス構造のためにデータメモリに演算結果を格
納することなく連続して演算を実行する。
束アルゴリズムを用いることなく、即ち加減乗算
器を占有することなく関係演算を実行する。そし
て加減乗算器も並列に実行させることが出来、多
重バス構造のためにデータメモリに演算結果を格
納することなく連続して演算を実行する。
実施例
第１図は本発明の演算装置の一実施例を示すブ
ロツク図である。浮動小数点データは符号ビツト
を、１を隠しビツトとする仮数部データ１５ビツ
ト、指数部８ビツトとする。第１図において、３
は浮動小数点データをストアするデータメモリで
２項演算用に複数本のデータ出力が並列加減乗算
器２及び関数演算器５の入力に接続される。並列
加減乗算器２は複数の独立した加減乗算を実行
し、それぞれの出力はデータメモリ３、並列加減
乗算器２、及び関数演算器５の入力に接続されて
いる。関数演算器５も並列加減乗算器２と同様に
その出力はデータメモリ３、並列加減乗算器２、
及び関数演算器５自身の入力に接続されている。
汎用バス４はデータメモリ３の入出力、並列加減
乗算器２、及び関数演算器５の出力に接続され、
また外部演算装置、Ｉ／Ｏ装置等に接続される。
さらに、関数演算器５の内部は、平方根演算器６
と逆数演算器７を備え、それらはデータメモリ
３、並列加減乗算器２、関数演算器５自身の出力
を選択して送出するデータセレクタ８に接続され
ている。平方根演算器６と逆数演算器７との出力
は、データセレクタ９によつて選択されて関数演
算器５の出力、及び汎用バス４に出力される。ま
た第２図において関数演算器５の内部の平方根演
算器６は、仮数部の平方根を求める平方根テーブ
ル１０と指数部の値を求める除算器１１から構成
され、また逆数演算器７は仮数部の逆数を求める
逆数テーブル１２と、その入力仮数部の値を判別
して判別信号を出力する判別器１３と、入力指数
部の値に−１を乗算し、上記判別信号の制御のも
とに１を減じる逆数指数演算器１４から構成され
ている。制御装置はこれら、データメモリ３、並
列加減乗算器２、関数演算器５を制御する。
ロツク図である。浮動小数点データは符号ビツト
を、１を隠しビツトとする仮数部データ１５ビツ
ト、指数部８ビツトとする。第１図において、３
は浮動小数点データをストアするデータメモリで
２項演算用に複数本のデータ出力が並列加減乗算
器２及び関数演算器５の入力に接続される。並列
加減乗算器２は複数の独立した加減乗算を実行
し、それぞれの出力はデータメモリ３、並列加減
乗算器２、及び関数演算器５の入力に接続されて
いる。関数演算器５も並列加減乗算器２と同様に
その出力はデータメモリ３、並列加減乗算器２、
及び関数演算器５自身の入力に接続されている。
汎用バス４はデータメモリ３の入出力、並列加減
乗算器２、及び関数演算器５の出力に接続され、
また外部演算装置、Ｉ／Ｏ装置等に接続される。
さらに、関数演算器５の内部は、平方根演算器６
と逆数演算器７を備え、それらはデータメモリ
３、並列加減乗算器２、関数演算器５自身の出力
を選択して送出するデータセレクタ８に接続され
ている。平方根演算器６と逆数演算器７との出力
は、データセレクタ９によつて選択されて関数演
算器５の出力、及び汎用バス４に出力される。ま
た第２図において関数演算器５の内部の平方根演
算器６は、仮数部の平方根を求める平方根テーブ
ル１０と指数部の値を求める除算器１１から構成
され、また逆数演算器７は仮数部の逆数を求める
逆数テーブル１２と、その入力仮数部の値を判別
して判別信号を出力する判別器１３と、入力指数
部の値に−１を乗算し、上記判別信号の制御のも
とに１を減じる逆数指数演算器１４から構成され
ている。制御装置はこれら、データメモリ３、並
列加減乗算器２、関数演算器５を制御する。
以上のように構成された演算装置について、以
下第１図及び第２図を用いて動作を説明する。
下第１図及び第２図を用いて動作を説明する。
演算に必要な初期の浮動小数点データ、もしく
は、中間結果等はデータメモリ３に記憶されてい
る。ここで画像生成における演算は、24ビツト
（符号ビツト１ビツト、隠しビツト“１”を持つ
仮数部１５ビツト、指数部８ビツトの正規化され
たデータ）の浮動小数点データで充分である。並
列加減乗算器２、及び関数演算器５は制御装置１
からの制御信号をもとにデータメモリ３のデータ
もしくはそれぞれの出力結果を再入力とし演算を
実行する。汎用バス４は、データメモリ３内のデ
ータの転送や、並列加減乗算器２、及び関数演算
器５の出力を外部演算装置やＩ／Ｏ等に接続して
汎用性を高めている。関数演算器５においては入
力にデータセレクタ８、出力にデータセレクタ９
のみを備え平方根演算器６や逆数演算器７のそれ
ぞれにデータセレクタを備えずハードウエア規模
を少なくしている。
は、中間結果等はデータメモリ３に記憶されてい
る。ここで画像生成における演算は、24ビツト
（符号ビツト１ビツト、隠しビツト“１”を持つ
仮数部１５ビツト、指数部８ビツトの正規化され
たデータ）の浮動小数点データで充分である。並
列加減乗算器２、及び関数演算器５は制御装置１
からの制御信号をもとにデータメモリ３のデータ
もしくはそれぞれの出力結果を再入力とし演算を
実行する。汎用バス４は、データメモリ３内のデ
ータの転送や、並列加減乗算器２、及び関数演算
器５の出力を外部演算装置やＩ／Ｏ等に接続して
汎用性を高めている。関数演算器５においては入
力にデータセレクタ８、出力にデータセレクタ９
のみを備え平方根演算器６や逆数演算器７のそれ
ぞれにデータセレクタを備えずハードウエア規模
を少なくしている。
浮動小数点データは24ビツトであるため、デー
タセレクタ８から入力される平方根演算器６にお
いては、仮数部15ビツトと指数部１ビツトを入力
とする平方根テーブル１０によつて演算結果の仮
数部データを出力することが出来る。即ち、指数
部の最下位ビツトが“０”つまり偶数ならば、入
力データの仮数部の小数点の位置を変化させない
でその平方根をとり、“１”ならばつまり奇数な
らば小数点の位置を右に１ビツト移動した値の平
方根を出力する。除算器１１においては、入力デ
ータの指数部を２で割算して出力する。符号ビツ
トは入力値をそのまま出力する。このようにし
て、正規化された浮動小数点データを得ることが
出来る。一方、逆数演算器７においては、逆数テ
ーブル１２は仮数部データを入力して、正規化さ
れた逆数の仮数部を出力する。判別器１３は、入
力仮数部が“1.00……０”と“1.××１××……
×”を判別する。つまり、“1.00……０”ならば、
その逆数を求めても小数点の位置は変化しない
が、小数点以下に少くとも一つ“１”があれば、
仮数部の平方根は“0.1××……×”となる。し
かし、逆数テーブル１２は、その値を正規化する
ために左に１ビツト移動した形で出力するので、
指数部の値を１減じなくてはならない。逆数指数
演算器１４は、入力指数部に−１を乗算し、非正
規化時の指数部データを得る。更に、判別器１３
からの判別信号によつて正規化のために１を減じ
るか否かを決定する。符号ビツトは入力値をその
ままデータセレクタ２に出力する。
タセレクタ８から入力される平方根演算器６にお
いては、仮数部15ビツトと指数部１ビツトを入力
とする平方根テーブル１０によつて演算結果の仮
数部データを出力することが出来る。即ち、指数
部の最下位ビツトが“０”つまり偶数ならば、入
力データの仮数部の小数点の位置を変化させない
でその平方根をとり、“１”ならばつまり奇数な
らば小数点の位置を右に１ビツト移動した値の平
方根を出力する。除算器１１においては、入力デ
ータの指数部を２で割算して出力する。符号ビツ
トは入力値をそのまま出力する。このようにし
て、正規化された浮動小数点データを得ることが
出来る。一方、逆数演算器７においては、逆数テ
ーブル１２は仮数部データを入力して、正規化さ
れた逆数の仮数部を出力する。判別器１３は、入
力仮数部が“1.00……０”と“1.××１××……
×”を判別する。つまり、“1.00……０”ならば、
その逆数を求めても小数点の位置は変化しない
が、小数点以下に少くとも一つ“１”があれば、
仮数部の平方根は“0.1××……×”となる。し
かし、逆数テーブル１２は、その値を正規化する
ために左に１ビツト移動した形で出力するので、
指数部の値を１減じなくてはならない。逆数指数
演算器１４は、入力指数部に−１を乗算し、非正
規化時の指数部データを得る。更に、判別器１３
からの判別信号によつて正規化のために１を減じ
るか否かを決定する。符号ビツトは入力値をその
ままデータセレクタ２に出力する。
このように、画像生成演算においては24ビツト
程度の精度の浮動小数点テータで充分であるた
め、関数演算器のハードウエア規模を少なくし
て、並列加減乗算器と関数演算器を並列に動作さ
せ高速化を図る事が出来る。また三角関数演算な
ども簡単な近似式をもとに充分な精度をもたした
構成で関数演算器の内部に含めることが出来る。
程度の精度の浮動小数点テータで充分であるた
め、関数演算器のハードウエア規模を少なくし
て、並列加減乗算器と関数演算器を並列に動作さ
せ高速化を図る事が出来る。また三角関数演算な
ども簡単な近似式をもとに充分な精度をもたした
構成で関数演算器の内部に含めることが出来る。
発明の効果
以上のように、初期値もしくは中間結果等を記
憶するデータメモリと、並列加減乗算器と画像生
成演算に必要な浮動小数点データの精度は24ビツ
ト程度の浮動小数点データのため簡単なハードウ
エア構成で実現可能な関数演算器を具備し、しか
も、それら演算器がとどまることなく並列実行可
能なバス結合により高速性を発揮することができ
る。更に、汎用バスに各演算器の結果、及びデー
タメモリの内容を出力することを可能にしたため
外部との接続も容易となつた。
憶するデータメモリと、並列加減乗算器と画像生
成演算に必要な浮動小数点データの精度は24ビツ
ト程度の浮動小数点データのため簡単なハードウ
エア構成で実現可能な関数演算器を具備し、しか
も、それら演算器がとどまることなく並列実行可
能なバス結合により高速性を発揮することができ
る。更に、汎用バスに各演算器の結果、及びデー
タメモリの内容を出力することを可能にしたため
外部との接続も容易となつた。
第１図は本発明の実施例における演算装置のブ
ロツク図、第２図は第１図の平方根演算器、及び
逆数演算器の内部ブロツク図、第３図は従来の演
算装置のブロツク図である。 １……制御装置、２……並列加減乗算器、３…
…データメモリ、４……汎用バス、５……関数演
算器、６……平方根演算器、７……逆数演算器、
８……データセレクタ１、９……データセレクタ
２、１０……平方根テーブル、１１……除算器、
１２……逆数テーブル、１３……判別器、１４…
…逆数指数演算器。
ロツク図、第２図は第１図の平方根演算器、及び
逆数演算器の内部ブロツク図、第３図は従来の演
算装置のブロツク図である。 １……制御装置、２……並列加減乗算器、３…
…データメモリ、４……汎用バス、５……関数演
算器、６……平方根演算器、７……逆数演算器、
８……データセレクタ１、９……データセレクタ
２、１０……平方根テーブル、１１……除算器、
１２……逆数テーブル、１３……判別器、１４…
…逆数指数演算器。
Claims (1)
- １ 複数の浮動小数点加減乗算器を同時に実行す
る並列加減乗算器と、データメモリと、浮動小数
点データの仮数部と指数部の最下位ビツトを入力
とし、その仮数部の平方根値を出力する平方根テ
ーブルと指数部の値を２で除算する除算器とから
構成される平方根演算器と、浮動小数点データの
仮数部を入力とし、その逆数を出力する逆数テー
ブルと入力仮数部の値を判別して指数部の演算を
制御する判別信号を出力する判別器と入力データ
の指数部に−１を乗算し前記判別器からの判別信
号で１を減算する逆数指数演算器とから構成され
る逆数演算器と、制御装置と、前記平方根演算器
と前記逆数演算器の出力のいずれかを前記制御装
置の指示によつて選択的に出力するデータセレク
タ２と、前記データメモリの出力と前記並列加減
乗算器の出力と前記データセレクタ２の出力とを
前記制御装置の指示にしたがい前記平方根演算器
と前記逆数演算器に供給するデータセレクタ１
と、前記並列加減乗算器の出力と前記データセレ
クタ２の出力と前記データメモリの入出力とに接
続された汎用バスとを具備し、前記並列加減乗算
器の出力、前記データセレクタ２の出力、及び前
記データメモリの出力は、各々別系統で前記並列
加減乗算器と前記データメモリと前記データセレ
クタ１の各入力に接続されることを特徴とする演
算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134543A JPS61292742A (ja) | 1985-06-20 | 1985-06-20 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134543A JPS61292742A (ja) | 1985-06-20 | 1985-06-20 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292742A JPS61292742A (ja) | 1986-12-23 |
| JPH0448251B2 true JPH0448251B2 (ja) | 1992-08-06 |
Family
ID=15130773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134543A Granted JPS61292742A (ja) | 1985-06-20 | 1985-06-20 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292742A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065633A (ja) | 2004-08-27 | 2006-03-09 | Sony Computer Entertainment Inc | 演算方法および装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513743A (ja) * | 1974-06-28 | 1976-01-13 | Hitachi Ltd | |
| JPS51109743A (ja) * | 1975-03-22 | 1976-09-28 | Hitachi Ltd |
-
1985
- 1985-06-20 JP JP60134543A patent/JPS61292742A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61292742A (ja) | 1986-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |