JPS6148002A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS6148002A JPS6148002A JP17027184A JP17027184A JPS6148002A JP S6148002 A JPS6148002 A JP S6148002A JP 17027184 A JP17027184 A JP 17027184A JP 17027184 A JP17027184 A JP 17027184A JP S6148002 A JPS6148002 A JP S6148002A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- opecode
- memory
- jump circuit
- byte area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/25—Pc structure of the system
- G05B2219/25383—Jump
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、オペコードジャンプ回路を含むインタプリ
タ方式のプログラマブル・コン１−ローラに関丈る。
タ方式のプログラマブル・コン１−ローラに関丈る。
（従来技術とその問題点）
一般にインタプリタ方式のプログラマブル・コントロー
ラにあっては、記憶装置からシーケンスプログラムをマ
イクロプロセッサから読出すときに、そのシーケンスプ
ログラムをインストラクションレジスタでラッチし、イ
ンストラクションレジスタの内容により各命令を対応す
る処理εＩＳに高速に分岐づ′るため、オペコードジャ
ンプ回路を使用している。
ラにあっては、記憶装置からシーケンスプログラムをマ
イクロプロセッサから読出すときに、そのシーケンスプ
ログラムをインストラクションレジスタでラッチし、イ
ンストラクションレジスタの内容により各命令を対応す
る処理εＩＳに高速に分岐づ′るため、オペコードジャ
ンプ回路を使用している。
しかしながら、従来のオペコードジャンプ回路は、シー
ケンスプログラムを単純にシフトして一様に４バイトエ
リア毎に分岐して番地を発生させていたため、命令数が
珊加するに従って１命令中のオペコードが増えた際、一
定のピット長でオペランドを構成しようとすると１＠令
の中にオペランドが入りきらなくなる。
ケンスプログラムを単純にシフトして一様に４バイトエ
リア毎に分岐して番地を発生させていたため、命令数が
珊加するに従って１命令中のオペコードが増えた際、一
定のピット長でオペランドを構成しようとすると１＠令
の中にオペランドが入りきらなくなる。
また、処理部の大きさによらず一様に４バイト毎に分岐
しているため、オペコードが示づ゛命令によりその分岐
先の部分だけで処理でさながッた；っ、また余らせてメ
モリの使用効率や処理速度に問題がありだ。
しているため、オペコードが示づ゛命令によりその分岐
先の部分だけで処理でさながッた；っ、また余らせてメ
モリの使用効率や処理速度に問題がありだ。
（発明の目的）
この発明は係る問題点に鑑みなされたものであり、その
目的は、各処理部の大きざに適した分岐番地が１！７ら
れるオペコードジャンプ回路を含むインタプリタ方式の
プログラマブル・コントローラを近世することにある。
目的は、各処理部の大きざに適した分岐番地が１！７ら
れるオペコードジャンプ回路を含むインタプリタ方式の
プログラマブル・コントローラを近世することにある。
（発明の構成と効果）
この発明は上記の目的を達成するため、インタプリタ方
式のプログラマブル・コントローラにおいて； インストラクションレジスタの内容により各命令を対応
する処理部に分岐する際、分岐番地を演算して処理部の
大きさに適した分岐番地を発生ずるようにしてなるオペ
コードジャンプ回路を含むことを特徴とする。
式のプログラマブル・コントローラにおいて； インストラクションレジスタの内容により各命令を対応
する処理部に分岐する際、分岐番地を演算して処理部の
大きさに適した分岐番地を発生ずるようにしてなるオペ
コードジャンプ回路を含むことを特徴とする。
このような構成であれば、各処理部の大きさに適した分
岐番地が得られるため、従来の如く、分岐先を一様に数
番地前に分岐する場合と比較してメモリの使用効率や処
理速度が上る。
岐番地が得られるため、従来の如く、分岐先を一様に数
番地前に分岐する場合と比較してメモリの使用効率や処
理速度が上る。
（実施例の説明）
第１図はこの発明が適用されたオペコード９１１２１回
路を含むプログラマブル・コントローラの概略構成を示
すブロック図である。
路を含むプログラマブル・コントローラの概略構成を示
すブロック図である。
プログラマブル・コントローラの全体の制御の中枢とな
るマイクロプロセッサ１と、マイクロプロセッサ１によ
って実行されるシステムプログラムメモリ４と、マイク
ロプロセッサ１によって実行されるシーケンスプログラ
ムを格納したメモリ３と、シーケンスプログラムをマイ
クロプロセッサ１を涜出すときにプログラムをラッチす
るインストラクションレジスタ２と、インストラクショ
ンレジスタ２の内容により各命令を処理する番地を発生
するオペコードジャンプとを備える。
るマイクロプロセッサ１と、マイクロプロセッサ１によ
って実行されるシステムプログラムメモリ４と、マイク
ロプロセッサ１によって実行されるシーケンスプログラ
ムを格納したメモリ３と、シーケンスプログラムをマイ
クロプロセッサ１を涜出すときにプログラムをラッチす
るインストラクションレジスタ２と、インストラクショ
ンレジスタ２の内容により各命令を処理する番地を発生
するオペコードジャンプとを備える。
メモリ３が駆動されると、読取られた命令語はインスト
ラクションレジスタ２に送られてセットされ、インスト
ラクションレジスタ２にセットされた情報は、オペコー
ドとオペランドに分けられる。
ラクションレジスタ２に送られてセットされ、インスト
ラクションレジスタ２にセットされた情報は、オペコー
ドとオペランドに分けられる。
オペコードは、オペコードジャンプ回路５に転送され、
ここで、命令の実行結果によってメモリ３から読出して
くる次の命令語のアドレスを変更するという分岐動作が
行なわれる。
ここで、命令の実行結果によってメモリ３から読出して
くる次の命令語のアドレスを変更するという分岐動作が
行なわれる。
オペコードジャンプ回路５は、第２図に示される如く、
インストラクションレジスタ２のピット（１５）、（１
４）を使用してゲート５１．５２により演算を行なう。
インストラクションレジスタ２のピット（１５）、（１
４）を使用してゲート５１．５２により演算を行なう。
このようにして、第３図に示されるように、命令の処理
部の大きさは、ｌＲ１５＝１．ｌＲ１４＝１のとき、４
バイトエリアとなる。
部の大きさは、ｌＲ１５＝１．ｌＲ１４＝１のとき、４
バイトエリアとなる。
また、ｌＲ１５＝１．ｌＲ１４＝０のとき、８バイトエ
リアとなる。
リアとなる。
また、ｌＲ１５＝Ｏのとぎ、１６バイトエリアとなる。
このように実施例では、４バイト、８バイト。
１６バイトの如く命令の処理部の大きさを選択すること
ができるため、メモリの使用効率が上り、これに伴って
処理速度が従来と比較して上る。
ができるため、メモリの使用効率が上り、これに伴って
処理速度が従来と比較して上る。
第１図はこの発明が適用されたオペコードジャンプ回路
をΩむプログラマブル・コン］・ローラの全体の概略構
成を示すブロック図、第２図は第１図の要部詳細説明図
、第３図はこの発明に従って分岐番地を発生する場合の
処理部を示した図である。 １・・・マイクロプロセッサ ２・・・インストラクションレジスタ ３・・・メモリ
をΩむプログラマブル・コン］・ローラの全体の概略構
成を示すブロック図、第２図は第１図の要部詳細説明図
、第３図はこの発明に従って分岐番地を発生する場合の
処理部を示した図である。 １・・・マイクロプロセッサ ２・・・インストラクションレジスタ ３・・・メモリ
Claims (1)
- （１）インタプリタ方式のプログラマブル・コントロー
ラにおいて； インストラクションレジスタの内容により各命令を対応
する処理部に分岐する際、分岐番地を演算して処理部の
大きさに適した分岐番地を発生するようにしてなるオペ
コードジャンプ回路を含むことを特徴とするプログラマ
ブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17027184A JPS6148002A (ja) | 1984-08-15 | 1984-08-15 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17027184A JPS6148002A (ja) | 1984-08-15 | 1984-08-15 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148002A true JPS6148002A (ja) | 1986-03-08 |
Family
ID=15901840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17027184A Pending JPS6148002A (ja) | 1984-08-15 | 1984-08-15 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148002A (ja) |
-
1984
- 1984-08-15 JP JP17027184A patent/JPS6148002A/ja active Pending
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