JPH0448817A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 レベル変換回路、特に、振幅の微小な信号（例えば半導
体メモリにおいてビット線に現れるＥＣＬレベルの信号
）をＣＭＯＳレベルに変換する回路の構成に関し、 振幅の微小な信号レベルを高速にＣＭＯＳレベルに変換
すると共に、消費電力の低減と回路規模の縮小を図るこ
とを目的とし、 入力信号のレベルを所定レベルだけ低下させるレベルシ
フト回路と、該レベルシフト回路の出力信号に応答する
ＣＭＯＳインバータとを具備し、該ｃＭＯｓインバータ
のｐチャネルＭＯ３Ｉ−ランジスタのソース側を前記入
力信号と逆論理のレベルの信号線に接続し、前記ＣＭＯ
Ｓインバータをオン・オフ動作させてそのドレイン側よ
りＣＭＯＳレベルの信号を取り出すように構成する。

〔産業上の利用分野〕

本発明は、レベル変換回路に関し、特に、振幅の微小な
信号（例えば半導体メモリにおいてビット線に現れるＥ
ＣＬレベルの信号）をＣＭＯＳレベルに変換する回路の
構成に関する。

〔従来の技術、および発明が解決しようとする課題〕

近年、ＬＳＩに対する高速化の要求が一層高まってきて
いる。そのため、ＬＳＩ内部で比較的動作スピードが損
なわれるＣＭＯＳレベル変換部において高速化を達成で
きるような回路構成が要望されている。

上記ＣＭＯＳレベル変換部を有する回路構成の一例とし
て、例えば半導体メモリにおけるセンスアンプ回路があ
る。従来のＣＭＯＳレベル変換では、ビット線に現れる
ＥＣＬレベルの微小信号をセンスアンプに何段も通すこ
とにより、上記ＣＭＯＳレベルの信号を得るようにして
いる。

ところがこの方式では、信号が複数のセンスアンプを通
過することにより信号伝搬遅延が生じ、そのために所望
の高速動作を実現できず、また、該センスアンプ自体の
レイアウト面積および消費電力が増大するという問題点
がある。そのため、最近の高速化および低消費電力化に
対する要求の高まりを考慮すると、上記従来技術ではそ
の要求に十分応えることが困難になってきている。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、振幅の微小な信号レベルを高速にＣＭＯＳレ
ベルに変換すると共に、消費電力の低減と回路規模の縮
小を図ることができるレベル変換回路を提供することを
目的としている。

〔課題を解決するための手段〕

上記課題を解決するため、本発明によれば、入力信号の
レベルを所定レベルだけ低下させるレベルシフト回路と
、該レベルシフト回路の出力信号に応答するＣＭＯＳイ
ンバータとを具備し、該ＣＭＯＳインバータのｐチャネ
ルＭＯ３）ランジスタのソース側を前記入力信号と逆論
理のレベルの信号線に接続し、前記ＣＭＯＳインバータ
をオン・オフ動作させてそのドレイン側よりＣＭＯＳレ
ベルの信号を取り出すようにしたことを特徴とするレベ
ル変換回路が提供される。

〔作用〕

入力信号のレベルが論理的に“Ｌ”レベルの時、ＣＭＯ
ＳインバータのｐチャネルＭＯ３）ランジスタのゲート
にはレベルシフト後の“Ｌ”レベルの信号が入力され、
この時、そのソース側には入力信号と逆論理のレベル（
すなわち“Ｈ”レベル）の信号が印加されているので、
そのゲート・ソース間の電位差が相対的に大きくなり、
該ｐチャネルＭＯ３）ランジスタはオンする。逆に、入
力信号のレベルが論理的に“Ｈ″レベル時、Ｐチャネル
ＭＯ３）ランジスタのゲート・ソース間の電位差は殆ど
無くなり、該トランジスタはカットオフする。一方、Ｃ
ＭＯＳインバータのｎチャネルＭＯＳトランジスタは、
レベルシフト後の入力信号のレベルに応じてオン・オフ
する。

従って、通常のＣＭＯＳインバータと同じような動作を
行い、出力もＣＭＯＳレベルに速やかに増幅（変換）さ
れる。

また、従来形に見られたような複数段のセンスアンプを
用いることなく、比較的簡易な構成で０ＭＯ３レベル変
換を行っているので、消費電力の低減と回路規模の縮小
に寄与する。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としてのレベル変換回路の
構成が示される。

同図において、ＩＮＩ、ＩＮ２は入力端子を示し、該入
力端子にそれぞれ振幅の微小な互いに相補の入力信号Ｓ
Ｌ、Ｓ２（本実施例ではＥＣＬレベルの信号）が入力さ
れる。入力端子ＩＮＩ、　ＩＮ２はそれぞれｎｐｎ型バ
イポーラトランジスタＴＩ、Ｔ２のベースに接続され、
該トランジスタの各コレクタは電源ラインνｃｃに接続
されている。トランジスタＴ１、Ｔ２のエミッタは、そ
れぞれダイオードやバイポーラトランジスタ等で構成さ
れた負荷Ｌ１、Ｌ２を介してｎチャネルＭＯ３）ランジ
スタＱＮ３．ΩＮ４の各ドレインに接続されている。ト
ランジスタＱＮ３．　ＱＮ４の各ソースはグランドライ
ンＧＮＤに接続され、各ゲートは電源ラインＶｃｃに接
続されている。

トランジスタＱＮ３．　ＱＮ４は定電流源を構成し、入
力信号Ｓ１、Ｓ２がそれぞれトランジスタＴ１、Ｔ２の
ベースに印加された時に電源ラインＶｃｃからトランジ
スタＴ１、Ｔ２を介して負荷Ｌ１、Ｌ２にそれぞれ一定
電流を流す機能を有している。これによって各負荷の入
力端（それぞれノードＡ１、Ａ２）と出力端（それぞれ
ノードＢｌ　、　Ｂ２）の間に、当該負荷における電圧
降下の分に相当する電位差（本実施例ではＩＶ程度）が
生じる。

負荷Ｌ１の出力端（ノードＢｌ）は、ＣＭＯＳインバー
タを構成するｐチャネルＭＯ３）ランジスタＱＰＩおよ
びｎチャネルＭＯ３）ランジスタＱＮＩの各ゲートに接
続されている。ＣＭＯＳインバータのｐチャネルＭＯ３
）ランジスタＱＰＩのソースは負荷Ｌ２の入力端（ノー
ドＡ２）に接続され、ｎチャネルＭＯ３）ランジスタＱ
ＮＩのソースはグランドラインＧＮＤに接続されている
。同様に、負荷Ｌ２の出力端（ノードＢ２）はＣＭＯＳ
インバータを構成するｐチャネルＭＯ３）ランジスタＱ
Ｐ２およびｎチャネルＭＯ３）ランジスタＱＮ２の各ゲ
ートに接続され、該ｐチャネルＭＯ３）ランジスタＱＰ
２のソースは負荷Ｌ１の入力端（ノードＡｌ）に接続さ
れ、ｎチャネルＭＯＳトランジスタＱＮ２のソースはグ
ランドラインＧＮＤに接続されている。

ＣＭＯＳインバータＱＰ１．ＱＮｌおよびＱＰ２．　Ｑ
Ｎ２の出力端（各トランジスタのドレイン）はそれぞれ
出力端子０ＵＴ１．０ＵＴ２に接続され、該出力端子か
らそれぞれＣＭＯＳレベルの出力信号Ｓ３．Ｓ４が取り
出される。

本実施例のレベル変換回路は、例えば第２図に一例とし
て示されるように、半導体メモリにおいてビット線上に
現れる振幅の微小な信号を増幅するのに用いられる。

この場合、相補ビット線ＢＬｊ　、　ＢＬＸｊのレベル
差は微小であるため、この微小振幅の信号を入力端子Ｉ
ＮＩ、　ＩＮ２に直接入力しても、インバータＱＰＩ、
ＱＮＩおよびＱＰ２．　ＱＮ２は受けられない。そのた
め、ビット線電位の振幅を１ｖ程度に増幅してから入力
端子ＩＮＩ、　ＩＮ２に接続する必要がある。

そこで図示の構成では、相補ビット線ＢＬｊ、ＢＬＸｊ
上の信号をＥＣＬ構成の１対のｎｐｎ型バイポーラトラ
ンジスタＤＴＩ、ＤＴ２のベースに入力し、該トランジ
スタの各コレクタをそれぞれ抵抗器Ｒ１，Ｒ２を介して
電源ラインνｃｃに接続し、また共通エミッタを電流源
としてのｎチャネルＭＯ３Ｉ−ランジスタＱを介して電
源ラインＶｓｓ　（ＧＮＤ）に接続し、トランジスタＤ
ＴＩ　、　ＤＴ２の各コレクタ側にそれぞれ入力端子Ｉ
ＮＩ、ＩＮ２を接続するようにしている。これによって
、どの位置のメモリセルから読み出されたデータでも、
該データに応じた相補ビット線間の電位差を正確にＥＣ
Ｌレベルの信号として本実施例回路の入力端子ＩＮＩ、
　ＩＮ２に供給することができる。

次に、本実施例のレベル変換回路の動作について第３図
の信号波形図を参照しながら説明する。

まず、ＥＣＬレベルの入力信号Ｓ１およびＳ２のレベル
差を１Ｖ程度とする。このＥＣＬレベルの信号ＳＬ、５
２がそれぞれトランジスタＴＩ、Ｔ２のベースに印加さ
れると、定電流源を構成するトランジスタＱＮ３．ＱＮ
４のオンにより、各ブランチにはそれぞれ電源ラインＶ
ｃｃからトランジスタＴ１、Ｔ２　、負荷Ｌ１、Ｌ２お
よびトランジスタＱＮ３．　ＱＮ４を介してグランドラ
インＧＮＤに一定電流が流れる。その結果、ノードＡｌ
（Ａ２）のレベルは、トランジスタＴｌ　（Ｔ２）のベ
ース・エミッタ間電圧だけ入力信号Ｓｔ　（Ｓ２）のレ
ベルよりも低下し、さらにノードＢｌ　（Ｂ２）のレベ
ルは、負荷Ｌｌ　（Ｌ２）による電圧降下の分だけノー
ド八１（Ａ２）のレベルよりも低下する。このレベルの
シフト量は、トランジスタΩＮ３．ＱＮ４または負荷Ｌ
１、Ｌ２の大きさに応じて変えることができる。

今仮に、上記のようにして確定された各ノードにおける
レベルが、それぞれ ノードＡｌ−＋″Ｈ”レベル（４Ｖ程度）、ノードＡ２
→“Ｌ”レベル（３Ｖ程度）、ノードＢ１→“Ｈ”レベ
ル（３Ｖ程度）、ノードＢ２→“Ｌ”レベル（２Ｖ程度
）、とする（１＋の時点）。

この時点で、ノードＢ２の“ルベル（２Ｖ程度）の信号
がＣＭＯＳインバータ（ＱＰ２．　ＱＮ２）のゲートに
印加されると、ｎチャネルＭＯＳ）ランジスタＱＰ２の
ソースにはノード＾１の電位（４Ｖ程度）　ｔ）＜印加
されているので、そのゲート・ソース間には一２Ｖ程度
の電圧が加わり、ＰチャネルＭＯ５）ランジスタ（ＩＦ
５はオンする。この時、ｎチャネルＭＯＳ）ランジスタ
１ｌｌＮ２はノードＢ２の“Ｌ″レベル信号によりオフ
状態となっているので、当該ＣＭＯＳインバータの出力
信号Ｓ４はＣＭＯＳレベルで゛Ｈ″レベルを呈する。

一方、ノードＢ１の“「レベル（３■程度）の信号がＣ
ＭＯＳインバータ（ＱＰ１、９Ｎ１）のゲートに印加さ
れると、ｎチャネルＭＯＳ）ランジスタＱＰＩのソース
にはノードＡ２の電位（３■程度）が印加されているの
で、そのゲート・ソース間の電位差はほぼ０■であり、
ｎチャネルＭＯＳ）ランジスタＱＰＩはカントオフする
。この時、ｎチャネルＭＯＳ）ランジスタＱＮＩはノー
ドＢ１の″Ｈ″レベルの信号によりオン状態となるので
、当該ＣＭＯＳインバータの出力信号Ｓ３ばＣＭＯＳレ
ベルで“Ｌ”レベルを呈する。

この状態でＥＣＬ入力信号ＳＬ、Ｓ２の論理レベルが反
転すると、それに応じて各ノードの論理レベルも反転し
、各ＣＭＯＳインバータＱＰＩ、ＱＮＩおよびＱＰ２．
ＱＮ２は、上記動作と逆の論理動作を行い、各出力信号
Ｓ３．Ｓ４のＣＭＯ３論理レベルを速やかに反転させる
（ｔｚＯ時点）。

このように本実施例の回路構成によれば、ＣＭＯＳイン
バータのｎチャネルＭＯＳ）ランジスタＱＮＩ　、　Ｑ
Ｎ２は、そのゲートに入る入力信号（すなわちレベルシ
フト後のノードＢ１．Ｂ２の信号）のレベルに応じてオ
ン・オフし、一方、ＣＭＯＳインバータのｐチ＋ネルＭ
Ｏ３）ランジスタＱＰＩ　、　ＱＰ２は、オン時にはそ
のゲート・ソース間の電位差が２■程度と大きくなり、
逆にオフ時にはその電位差がほぼＯ■となる。

従って、本実施例のレベル変換回路は全体として、通常
のＣＭＯＳインバータと同じような動作を行うことがで
きる。その結果、出力はＣＭＯＳレベルに速やかに増幅
（変換）される。

また、半導体メモリに適用する場合、従来形ではＥＣＬ
レベルの微小信号をセンスアンプに何段も通すことによ
りＣＭＯＳレベル変換を行っていたものが、本実施例に
よれば、微小振幅の入力信号をシフトさせる回路とその
出力信号に応答するＣＭＯＳインバータとを備えるだけ
でＣＭＯＳレベル変換を実現できるので、従来形に比し
て回路構成が簡素化され、それによって消費電力の低減
とレイアウト面積の縮小を図ることができる。

なお、上述した実施例では半導体メモリにおけるＥＣＬ
レベルの入力信号を例にとって説明したが、本発明のレ
ベル変換回路はその適用例に限定されない。要は、振幅
の微小な入力信号のレベルをＣＭＯＳレベルに変換する
必要のある回路部分であれば、本発明が同様に適用され
得ることは明らかであろう。

〔発明の効果〕

以上説明したように本発明のレベル変換回路によれば、
レイアウト面積を増大させることな（、比較的低消費電
力で、振幅の微小な入力信号のレベルを高速にＣＭＯＳ
レベルに変換することができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのレベル変換回路の構
成を示す回路図、 第２図は第１図回路が適用される構成例を示す図、 第３図は第１図回路の動作を説明するための信号波形図
、 である。 （符号の説明） ＱＰＩ、ＱＰ２・・・ｐチャネルＭＯＳトランジスタ、
ＱＮＩ〜ΩＮ４・・・ｎチャネルＭＯＳ）ランジスタ、
ＴＩ、Ｔ２・・・ｎｐｎ型バイポーラトランジスタ、Ｌ
１、Ｌ２・・・負荷、 ０ＵＴＩ　、　０ＵＴ２・・・出力端子、ＩＮＩ、ＩＮ
２・・・入力端子、Ｓｌ　、　Ｓ２・・・振幅の微小な
入力信号、Ｓ３．Ｓ４・・・ＣＭＯＳレベルの出力信号
。 ＧＮＤ ＧＮＤ ＧＮＤ 第 図 ＧＮＤ 第１図回路が適用される構戒倒を示す図第２図

Claims (1)

1. 【特許請求の範囲】 　入力信号（Ｓ１、Ｓ２）のレベルを所定レベルだけ低
   下させるレベルシフト回路（Ｔｉ、Ｌ１；Ｔ２、Ｌ２）
   と、該レベルシフト回路の出力信号に応答するＣＭＯＳ
   インバータ（ＱＰ１、ＱＮ１；ＱＰ２、ＱＮ２）とを具
   備し、該ＣＭＯＳインバータのｐチャネルＭＯＳトラン
   ジスタ（ＱＰ１、ＱＰ２）のソース側を前記入力信号と
   逆論理のレベルの信号線に接続し、 前記ＣＭＯＳインバータをオン・オフ動作させてそのド
   レイン側（ＯＵＴ１、ＯＵＴ２）よりＣＭＯＳレベルの
   信号（Ｓ３、Ｓ４）を取り出すようにしたことを特徴と
   するレベル変換回路。