JPH0449067A - 印刷装置 - Google Patents
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- JPH0449067A JPH0449067A JP15869490A JP15869490A JPH0449067A JP H0449067 A JPH0449067 A JP H0449067A JP 15869490 A JP15869490 A JP 15869490A JP 15869490 A JP15869490 A JP 15869490A JP H0449067 A JPH0449067 A JP H0449067A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は印刷装置、詳しくは各色成分毎の画像を重畳印
刷することで記録媒体にカラー可視画像を印刷する印刷
装置に関するものである。
刷することで記録媒体にカラー可視画像を印刷する印刷
装置に関するものである。
通常、この種の装置は、Ｙ（イエロー）１Ｍ（マゼンダ
）、Ｃ（シアン）、Ｋ（ブラック）の４色分のビットイ
メージメモリを有している。ホストコンピュータ等から
送られてきた文字情報（文字パターン）を、同様にして
送られてきたカラーコードに基づき、対応するビットマ
ツプメモリに展開する。こうして、各色成分の組み合せ
によって、多色記録を可能にしている。 ところで、この装置においては、Ｙ、Ｍ、Ｃの各包金て
のビットマツプメモリに出力ドツト（オン状態のドツト
）が存在する場合、Ｙ、Ｍ、Ｃの各ビットマツプメモリ
のドツトをオフにし、そして、Ｋのビットマツプメモリ
の対応するドツトをオンにする、所謂墨入れ処理を行な
っている。
）、Ｃ（シアン）、Ｋ（ブラック）の４色分のビットイ
メージメモリを有している。ホストコンピュータ等から
送られてきた文字情報（文字パターン）を、同様にして
送られてきたカラーコードに基づき、対応するビットマ
ツプメモリに展開する。こうして、各色成分の組み合せ
によって、多色記録を可能にしている。 ところで、この装置においては、Ｙ、Ｍ、Ｃの各包金て
のビットマツプメモリに出力ドツト（オン状態のドツト
）が存在する場合、Ｙ、Ｍ、Ｃの各ビットマツプメモリ
のドツトをオフにし、そして、Ｋのビットマツプメモリ
の対応するドツトをオンにする、所謂墨入れ処理を行な
っている。
しかしながら、１ページ分墨入れ処理を行なうと、装置
全体の処理速度が低下してしまうとし１つごとは避けら
れない、特に、より高解像度の画像が望まれ、より大き
な容量のビットマツプメモリが必要になっている今日で
はなおさらである。 本発明はかかる従来技術に鑑みなされたものであり、装
置の中央処理装置を墨入れ処理から開放させ、処理速度
を向上させることが可能な印刷装置を提供しようとする
ものである。
全体の処理速度が低下してしまうとし１つごとは避けら
れない、特に、より高解像度の画像が望まれ、より大き
な容量のビットマツプメモリが必要になっている今日で
はなおさらである。 本発明はかかる従来技術に鑑みなされたものであり、装
置の中央処理装置を墨入れ処理から開放させ、処理速度
を向上させることが可能な印刷装置を提供しようとする
ものである。
【課題を解決するための手段】
この課題を解決する本発明の印刷装置は以下に示す構成
を備える。すなわち、 各色成分毎の画像を記録媒体に重畳印刷することでカラ
ー可視画像を印刷する印刷装置において、有彩色成分毎
及び黒色のイメージ画像を展開する複数のメモリと、該
メモリの各々から同時にデータを読み出す読み出し手段
と、色成分のデータに基づく可視画像を記録媒体に重畳
記録する記録手段と、該記録手段による記録色成分が有
彩色の１つであって、前記読み出し手段で読み出された
全有彩色成分のデータが全て出力ドット有りを示すデー
タであるとき、当該注目の有彩色成分に対して出力ドツ
トデータなしとして前記記録手段に出力する第１の出力
手段と、前記記録手段による記録色成分が黒色であって
、前記読み出し手段で読み出された全有彩色成分のデー
タが全て出力ドツトありを示すデータであるとき、当該
注目の黒色成分に対して出力ドツト有りとして前記記録
手段に出力する第２の出力手段とを備える。
を備える。すなわち、 各色成分毎の画像を記録媒体に重畳印刷することでカラ
ー可視画像を印刷する印刷装置において、有彩色成分毎
及び黒色のイメージ画像を展開する複数のメモリと、該
メモリの各々から同時にデータを読み出す読み出し手段
と、色成分のデータに基づく可視画像を記録媒体に重畳
記録する記録手段と、該記録手段による記録色成分が有
彩色の１つであって、前記読み出し手段で読み出された
全有彩色成分のデータが全て出力ドット有りを示すデー
タであるとき、当該注目の有彩色成分に対して出力ドツ
トデータなしとして前記記録手段に出力する第１の出力
手段と、前記記録手段による記録色成分が黒色であって
、前記読み出し手段で読み出された全有彩色成分のデー
タが全て出力ドツトありを示すデータであるとき、当該
注目の黒色成分に対して出力ドツト有りとして前記記録
手段に出力する第２の出力手段とを備える。
かかる本発明の構成において、メモリの各々から各色成
分のデータを同時に読み出す。そして、記録手段が記録
しようとしている色が有彩色の１つであって、読み出さ
れた有彩色のデータ全てのドツト情報が全て出力ドット
有りを示すデータであるときには、注目している有彩色
成分に対して出力ドツトデータなしとして記録手段に出
力する。そして、記録手段による記録対象が黒色になっ
たときであって、読み出し手段で読み出された有彩色の
データ全てのドツト情報が全て出力ドット有りを示すデ
ータであるときには、注目の黒色成分に対して出力ドッ
ト有りとして記録手段に出力する。
分のデータを同時に読み出す。そして、記録手段が記録
しようとしている色が有彩色の１つであって、読み出さ
れた有彩色のデータ全てのドツト情報が全て出力ドット
有りを示すデータであるときには、注目している有彩色
成分に対して出力ドツトデータなしとして記録手段に出
力する。そして、記録手段による記録対象が黒色になっ
たときであって、読み出し手段で読み出された有彩色の
データ全てのドツト情報が全て出力ドット有りを示すデ
ータであるときには、注目の黒色成分に対して出力ドッ
ト有りとして記録手段に出力する。
以下、添付図面に従って本発明に係る実施例を詳細に説
明する。 第２図は実施例の印刷装置の概略構成を示す図である。 図中、１００は装置全体の制御を行なうＣＰＵ（中央演
算処理装置）である。１０２は主メモリであり、ｃｐｕ
ｉｏｏの制御プログラムや文字フォントパターン等を記
録しているＲＯＭ （リードオンリメモリ）Ｉｏｔａと
ワークエリアとして使用するＲＡＭ （ランダムアクセ
スメモリ）１０１ｂから構成されている。１０２はＹ、
Ｍ、Ｃ，にの各色成分のビットマツプメモリを有するＲ
ＡＭであり、１０３はホストコンピュータからのデータ
を入力するデータ入力部である。１０４はＲＡＭ１０２
に展開された各色成分のデータを所定の手順で読み出し
、ビデオ信号に変換して出力するビデオインタフェース
、１０５はビデオインタフェース１０４より出力された
ビデオ信号に基づいて記録紙に可視画像を印刷するデー
タ出力部である。尚、実施例におけるデータ出力部はレ
ーザビームプリンタを採用した場合を説明する。 上述した構成において、実施例のＣＰＵ１００はデータ
入力部１０３より入力した情報に基づくイメージを、そ
の情報中に含まれるカラーコードに対応したビットマツ
プメモリに順次展開していく、そして、１ペ一ジ分のイ
メージが展開されたときに、ＣＰＵ１００は墨入れ処理
をせず、各色成分毎のビデオ信号をデータ出力部１０５
に出力するだけで、実際に墨入れ処理したのと同様の印
刷を可能にする。 第１図は実施例のＲＡＭ１０２及びビデオインタフェー
ス１０４の具体的構成と示している。 図示の如く、ＲＡＭ１０２は、４色分のビットマツプメ
モリ１０２ａ （Ｙ）、１０２ｂ （Ｍ）。 １０２ｃ （Ｃ）、１０２ｄ （Ｋ）から構成されてい
る。これらビットマツプメモリ１０２ａ〜１０２ｄには
、先に説明したように、各色成分毎の出力イメージ情報
が展開される。各矢印は信号または情報の流れを示し、
それら矢印の途中にある数値はその情報が何ビットで構
成されているかを示している。 尚、図示において、１はＣＰＵ１００のアドレスバスで
あり、その下位の２ビツト“ＡＯ″Ａ１”を除いたバス
が各ビットマツプメモリ１０２ａＡ−１０２ｄに供給さ
れている。４はビットマツプメモリ１０２ａ、１０２ｂ
、１０２ｃ、１０２ｄからのデータ１０ａ、１０ｂ、１
０ｃ、１０ｄを読み出し、選択するセレクタであり、Ｃ
ＰＵ１００からのアドレス１の下位アドレス２ビツト“
ＡＯ”、“Ａ１”により４本の出力線のうちの１本が選
択されるようになっている。３は墨入れ処理を行なうビ
ット処理ユニットであり、ビットマツプメモリ１０２ａ
、１０２ｂ、１０２ｃ、１０２ｄからのデータ１０ａ、
ｆｏｂ、１０ｃ、１０ｄを入力し、且つビデオ変換する
色に対応するデータをアドレス１の下位２ビツト“ＡＯ
”“Ａ１”により選択してビット処理を行ない、その出
力６をビデオ信号変換器５に出力する。このビデオ信号
変換器５は、ビット処理ユニット３よりの出力６をビデ
オ信号７に変換し８力する。ビデオインタフェース１０
４は上述したビット処理ユニット３．セレクタ４．ビデ
オ信号変換器５より構成されている。 第３図は実施例におけるビット処理ユニット３の内部回
路構成例を示す図である（但し、１ビット単位の処理部
分を示している）。 以下、この回路の動作を説明するが、既に各ビットマツ
プメモリ１０２ａ〜１０２ｄには各々の色・に対応した
イメージデータが展開されているものとする。また、各
ビットマツプメモリへデータの展開す場合には１つのビ
ットマツプメモリだけをアクティブする回路があって、
その回路を利用して各々のメモリにデータを展開するも
のとする。但し、データバス２が３２ビツトある場合に
はこの限りではない。 第３図においては、１ビット単位における処理を示して
いる。 ビットマツプメモリ１０２ａ、１０２ｂ、１０２ｃ、１
０２ｄにそれぞれＹ、Ｍ、Ｃ，にのイメージデータが展
開されたものとする。また、図示におけるセレクタ２０
では、アドレスバス１の下位２ビツト［Ａ＋、Ａｇ３が
［０，Ｏｊのときビットマツプメモリ１０２ａよりのデ
ータ１０ａ（Ｙ成分データ）が選択されるようになって
いる。 同様に、［０，ｌ］のときデータ１０ｂ（Ｍ成分データ
）、［１，Ｏｊのときデータ１０ｃ（Ｃ成分データ）、
そして［１，１１のときデータｉ。 ｄ（Ｋ成分データ）が選択される。 セレクタ２０の出力はＡＮＤ回路２３．２５に供給され
、ビットマツプメモリ１０２〜１０２ｄへの読み出しア
ドレス（アドレスバス１に出力される）の下位ビット［
Ａ＋、Ａ０］が［０，Ｏｊ［０，１７［１，Ｏｊ ［１
，１］のとき出力される。また、ビットマツプメモリ１
０２ａ＝１０２ｃ （１０２ｄは除く）からの出力デー
タ１０ａ。 １０ｂ、１０ｃはＮＡＮＤ回路２１に入力され、その出
力はＡＮＤ回路２６、インバータ２７に入力される。ま
た、アドレス１の下位２ビツト［Ａ 、Ａ ｌ＋ １は
ＮＡＮＤ回路２２に入力され、その出力はＡＮＤ回路２
３及びインバータ２４に入力される。インバータ２４の
出力はＡＮＤ回路２５に入力される。インバータ２７の
出力はＡＮＤ回路２８に入力され、その出力はＯＲ回路
３０に入力される。又ＡＮＤ回路２６の出力はＯＲ回路
２９に入力される。 上述した回路構成において、イメージデータな各ビット
マツプメモリ１０２ａ〜１０２ｄに展開し、色単位つま
りビットマツプメモリ１０２ａ。 １０２ｂ、１０２ｃ、１０２ｄの順でビデオ変換する場
合、ＣＰＵ１００はビットマツプメモリ１０２ａをアク
セスする為にアドレスバス１の下位２ビツトの［Ａ、、
ＡＯ］を［０，Ｏ］にする。ビットマツプメモリ１０２
ａ〜１０２ｄは同時にアクセスする為、各々からデータ
１０ａ〜１０ｄとなって出力される。いま、アドレスバ
ス１の回２ビット（Ａ ＋ 、 Ａ ｏコは［０，０］
であるため、ＮＡＮＤ回路２２の出力はＨＩＧＨ（＝１
）レベルになる。故に、ＡＮＤ回路２３は開き、ＡＮＤ
回路２５は閉じる。セレクタ２０はビットマツプメモリ
１０２ａからの出力データ１０ａを選択し、それを出力
している。ここで、ＡＮＤ回路２３は開いているため、
そのＡＮＤ回路２３からは出力データｌｏａが出力され
ることになる。 こここで、隅入れを行う必要がない場合を考える。つま
り、Ｙ、Ｍ、Ｃによる出力ドツトが重複しない、換言す
ればデータ１０ａ、１０ｂ、１０’Ｃのうち少なくとも
１つがＬＯＷレベル（二〇）のときである、この場合、
ＮＡＮＤ回路２１の出力がＨＩＧＨとなるので、ＡＮＤ
回路２６は開き、ＡＮＤ回路２８は逆に閉じることにな
る。このとき、ＡＮＤ回路２５も閉じている為、ＯＲ回
路３０の出力はＬＯＷレベルでる。また、ＡＮＤ回路２
３は開いている為、ビットマツプメモリ１０２ａのデー
タ１０ａがＯＲ回路２９の出力６となりビデオ信号に変
換される・ 墨入れ処理を行なう時、つまりビットマツプメモリ１０
２，１０２ｂ、１０２ｃそれぞれからのデータ１０ａ、
１０ｂ、１０ｃ全てがＨＩＧＨレベルの場合を考える。 ＮＡＤＮ回路２１の出力はＬＯＷとなり、ＡＮＤ回路２
６の出力は閉じ、又この時ＡＮＤ回路２５も閉じている
為、ＯＲ回路２９の出力６はＬＯＷレベルとなる。つま
り、ビットマツプメモリ１０２の出力データ１０ａ（Ｙ
成分）がたとえＨＩＧＨレベルであった場合でも、他の
色成分Ｍ、Ｃの関係により、ＬＯＷレベルとなり印字さ
れない、これはビットマツプメモリ１０２ｂ、１０２ｃ
の出力１０ｂ、１０ｃにも同様の事がいえる。 次にビットマツプメモリ１０２ｄからの出力データ１０
ｄ（Ｋ＝黒成分データ）のビデオ信号変換の動作を考え
る。 この場合、ＣＰＵ１００はアドレスバス１の下位２ビツ
ト［Ａ、、ＡＯＩを［１，１］にしてＲＡＭ１０２をア
クセスする。従って、ＮＡＮＤ回路２２の出力はＬＯＷ
となり、ＡＮＤ回路２３は閉じ、ＡＮＤ回路２５は開く
ことになる。セレクタ２０はデータ１０ｄを選択して出
力している。 ここで前述のようにＹ、Ｍ、Ｃの各成分の出力ドツトが
同一位置に重複せず、墨入れの必要のない場合から考え
る。 この場合、ＮＡＮＤ回路２１の出力はＨＩＧＨとなるの
でＡＮＤ回路２８は閉じる。又この時ＡＮＤ回路２３が
閉じている事により、ＡＮＤ回路２６の出力はＬＯＷレ
ベルである。ＯＲ回路３０は開いている為、ＯＲ回路２
９からはＡＮＤ回路２５の出力、すなわち、データ１０
ｄが出力されることになる。 次に、墨入れの必要のある場合を考える。 この場合、ＡＮＤ回路２１はＬＯＷレベルとなるのでＡ
ＮＤ回路２６は閉じる。又ここでＡＮＤ回路２８の出力
はＨＩＧＨレベルとなるため、ＯＲ回路３０．２９の出
力はＨＩＧＨとなる。つまり、ビットマツプメモリ１０
２ｄからのデータｌＯｄの内容にかかわらず出力６はＨ
ＩＧＨになり、Ｋ（ブラック）が印字される。 以上説明したように本実施例によれば、各色成分のイメ
ージデータが各々のビットマツプメモリに展開されてい
る場合、ＣＰＵ１００はデータ出力部１０５で要求して
いる色成分データを読み出し出力するだけで、隅入れ処
理を行ったのと同じ作用効果を得ることが可能となる。 尚、上述した実施例では、ＣＰＵ１００がＲＡＭの読み
取り動作を行ない、ビデオ変換すると説明したが、ＤＭ
ＡによりＲＡＭを読み取ってもかまわない、又４色それ
ぞれビデオ変換して順次出力すると述べているが、４色
同時にビデオ変換する事も可能である。つまり、セレク
タ２０によるデータの選択が必要なくなるかわりに、ビ
デオ変換器が各色に対して必要となる。
明する。 第２図は実施例の印刷装置の概略構成を示す図である。 図中、１００は装置全体の制御を行なうＣＰＵ（中央演
算処理装置）である。１０２は主メモリであり、ｃｐｕ
ｉｏｏの制御プログラムや文字フォントパターン等を記
録しているＲＯＭ （リードオンリメモリ）Ｉｏｔａと
ワークエリアとして使用するＲＡＭ （ランダムアクセ
スメモリ）１０１ｂから構成されている。１０２はＹ、
Ｍ、Ｃ，にの各色成分のビットマツプメモリを有するＲ
ＡＭであり、１０３はホストコンピュータからのデータ
を入力するデータ入力部である。１０４はＲＡＭ１０２
に展開された各色成分のデータを所定の手順で読み出し
、ビデオ信号に変換して出力するビデオインタフェース
、１０５はビデオインタフェース１０４より出力された
ビデオ信号に基づいて記録紙に可視画像を印刷するデー
タ出力部である。尚、実施例におけるデータ出力部はレ
ーザビームプリンタを採用した場合を説明する。 上述した構成において、実施例のＣＰＵ１００はデータ
入力部１０３より入力した情報に基づくイメージを、そ
の情報中に含まれるカラーコードに対応したビットマツ
プメモリに順次展開していく、そして、１ペ一ジ分のイ
メージが展開されたときに、ＣＰＵ１００は墨入れ処理
をせず、各色成分毎のビデオ信号をデータ出力部１０５
に出力するだけで、実際に墨入れ処理したのと同様の印
刷を可能にする。 第１図は実施例のＲＡＭ１０２及びビデオインタフェー
ス１０４の具体的構成と示している。 図示の如く、ＲＡＭ１０２は、４色分のビットマツプメ
モリ１０２ａ （Ｙ）、１０２ｂ （Ｍ）。 １０２ｃ （Ｃ）、１０２ｄ （Ｋ）から構成されてい
る。これらビットマツプメモリ１０２ａ〜１０２ｄには
、先に説明したように、各色成分毎の出力イメージ情報
が展開される。各矢印は信号または情報の流れを示し、
それら矢印の途中にある数値はその情報が何ビットで構
成されているかを示している。 尚、図示において、１はＣＰＵ１００のアドレスバスで
あり、その下位の２ビツト“ＡＯ″Ａ１”を除いたバス
が各ビットマツプメモリ１０２ａＡ−１０２ｄに供給さ
れている。４はビットマツプメモリ１０２ａ、１０２ｂ
、１０２ｃ、１０２ｄからのデータ１０ａ、１０ｂ、１
０ｃ、１０ｄを読み出し、選択するセレクタであり、Ｃ
ＰＵ１００からのアドレス１の下位アドレス２ビツト“
ＡＯ”、“Ａ１”により４本の出力線のうちの１本が選
択されるようになっている。３は墨入れ処理を行なうビ
ット処理ユニットであり、ビットマツプメモリ１０２ａ
、１０２ｂ、１０２ｃ、１０２ｄからのデータ１０ａ、
ｆｏｂ、１０ｃ、１０ｄを入力し、且つビデオ変換する
色に対応するデータをアドレス１の下位２ビツト“ＡＯ
”“Ａ１”により選択してビット処理を行ない、その出
力６をビデオ信号変換器５に出力する。このビデオ信号
変換器５は、ビット処理ユニット３よりの出力６をビデ
オ信号７に変換し８力する。ビデオインタフェース１０
４は上述したビット処理ユニット３．セレクタ４．ビデ
オ信号変換器５より構成されている。 第３図は実施例におけるビット処理ユニット３の内部回
路構成例を示す図である（但し、１ビット単位の処理部
分を示している）。 以下、この回路の動作を説明するが、既に各ビットマツ
プメモリ１０２ａ〜１０２ｄには各々の色・に対応した
イメージデータが展開されているものとする。また、各
ビットマツプメモリへデータの展開す場合には１つのビ
ットマツプメモリだけをアクティブする回路があって、
その回路を利用して各々のメモリにデータを展開するも
のとする。但し、データバス２が３２ビツトある場合に
はこの限りではない。 第３図においては、１ビット単位における処理を示して
いる。 ビットマツプメモリ１０２ａ、１０２ｂ、１０２ｃ、１
０２ｄにそれぞれＹ、Ｍ、Ｃ，にのイメージデータが展
開されたものとする。また、図示におけるセレクタ２０
では、アドレスバス１の下位２ビツト［Ａ＋、Ａｇ３が
［０，Ｏｊのときビットマツプメモリ１０２ａよりのデ
ータ１０ａ（Ｙ成分データ）が選択されるようになって
いる。 同様に、［０，ｌ］のときデータ１０ｂ（Ｍ成分データ
）、［１，Ｏｊのときデータ１０ｃ（Ｃ成分データ）、
そして［１，１１のときデータｉ。 ｄ（Ｋ成分データ）が選択される。 セレクタ２０の出力はＡＮＤ回路２３．２５に供給され
、ビットマツプメモリ１０２〜１０２ｄへの読み出しア
ドレス（アドレスバス１に出力される）の下位ビット［
Ａ＋、Ａ０］が［０，Ｏｊ［０，１７［１，Ｏｊ ［１
，１］のとき出力される。また、ビットマツプメモリ１
０２ａ＝１０２ｃ （１０２ｄは除く）からの出力デー
タ１０ａ。 １０ｂ、１０ｃはＮＡＮＤ回路２１に入力され、その出
力はＡＮＤ回路２６、インバータ２７に入力される。ま
た、アドレス１の下位２ビツト［Ａ 、Ａ ｌ＋ １は
ＮＡＮＤ回路２２に入力され、その出力はＡＮＤ回路２
３及びインバータ２４に入力される。インバータ２４の
出力はＡＮＤ回路２５に入力される。インバータ２７の
出力はＡＮＤ回路２８に入力され、その出力はＯＲ回路
３０に入力される。又ＡＮＤ回路２６の出力はＯＲ回路
２９に入力される。 上述した回路構成において、イメージデータな各ビット
マツプメモリ１０２ａ〜１０２ｄに展開し、色単位つま
りビットマツプメモリ１０２ａ。 １０２ｂ、１０２ｃ、１０２ｄの順でビデオ変換する場
合、ＣＰＵ１００はビットマツプメモリ１０２ａをアク
セスする為にアドレスバス１の下位２ビツトの［Ａ、、
ＡＯ］を［０，Ｏ］にする。ビットマツプメモリ１０２
ａ〜１０２ｄは同時にアクセスする為、各々からデータ
１０ａ〜１０ｄとなって出力される。いま、アドレスバ
ス１の回２ビット（Ａ ＋ 、 Ａ ｏコは［０，０］
であるため、ＮＡＮＤ回路２２の出力はＨＩＧＨ（＝１
）レベルになる。故に、ＡＮＤ回路２３は開き、ＡＮＤ
回路２５は閉じる。セレクタ２０はビットマツプメモリ
１０２ａからの出力データ１０ａを選択し、それを出力
している。ここで、ＡＮＤ回路２３は開いているため、
そのＡＮＤ回路２３からは出力データｌｏａが出力され
ることになる。 こここで、隅入れを行う必要がない場合を考える。つま
り、Ｙ、Ｍ、Ｃによる出力ドツトが重複しない、換言す
ればデータ１０ａ、１０ｂ、１０’Ｃのうち少なくとも
１つがＬＯＷレベル（二〇）のときである、この場合、
ＮＡＮＤ回路２１の出力がＨＩＧＨとなるので、ＡＮＤ
回路２６は開き、ＡＮＤ回路２８は逆に閉じることにな
る。このとき、ＡＮＤ回路２５も閉じている為、ＯＲ回
路３０の出力はＬＯＷレベルでる。また、ＡＮＤ回路２
３は開いている為、ビットマツプメモリ１０２ａのデー
タ１０ａがＯＲ回路２９の出力６となりビデオ信号に変
換される・ 墨入れ処理を行なう時、つまりビットマツプメモリ１０
２，１０２ｂ、１０２ｃそれぞれからのデータ１０ａ、
１０ｂ、１０ｃ全てがＨＩＧＨレベルの場合を考える。 ＮＡＤＮ回路２１の出力はＬＯＷとなり、ＡＮＤ回路２
６の出力は閉じ、又この時ＡＮＤ回路２５も閉じている
為、ＯＲ回路２９の出力６はＬＯＷレベルとなる。つま
り、ビットマツプメモリ１０２の出力データ１０ａ（Ｙ
成分）がたとえＨＩＧＨレベルであった場合でも、他の
色成分Ｍ、Ｃの関係により、ＬＯＷレベルとなり印字さ
れない、これはビットマツプメモリ１０２ｂ、１０２ｃ
の出力１０ｂ、１０ｃにも同様の事がいえる。 次にビットマツプメモリ１０２ｄからの出力データ１０
ｄ（Ｋ＝黒成分データ）のビデオ信号変換の動作を考え
る。 この場合、ＣＰＵ１００はアドレスバス１の下位２ビツ
ト［Ａ、、ＡＯＩを［１，１］にしてＲＡＭ１０２をア
クセスする。従って、ＮＡＮＤ回路２２の出力はＬＯＷ
となり、ＡＮＤ回路２３は閉じ、ＡＮＤ回路２５は開く
ことになる。セレクタ２０はデータ１０ｄを選択して出
力している。 ここで前述のようにＹ、Ｍ、Ｃの各成分の出力ドツトが
同一位置に重複せず、墨入れの必要のない場合から考え
る。 この場合、ＮＡＮＤ回路２１の出力はＨＩＧＨとなるの
でＡＮＤ回路２８は閉じる。又この時ＡＮＤ回路２３が
閉じている事により、ＡＮＤ回路２６の出力はＬＯＷレ
ベルである。ＯＲ回路３０は開いている為、ＯＲ回路２
９からはＡＮＤ回路２５の出力、すなわち、データ１０
ｄが出力されることになる。 次に、墨入れの必要のある場合を考える。 この場合、ＡＮＤ回路２１はＬＯＷレベルとなるのでＡ
ＮＤ回路２６は閉じる。又ここでＡＮＤ回路２８の出力
はＨＩＧＨレベルとなるため、ＯＲ回路３０．２９の出
力はＨＩＧＨとなる。つまり、ビットマツプメモリ１０
２ｄからのデータｌＯｄの内容にかかわらず出力６はＨ
ＩＧＨになり、Ｋ（ブラック）が印字される。 以上説明したように本実施例によれば、各色成分のイメ
ージデータが各々のビットマツプメモリに展開されてい
る場合、ＣＰＵ１００はデータ出力部１０５で要求して
いる色成分データを読み出し出力するだけで、隅入れ処
理を行ったのと同じ作用効果を得ることが可能となる。 尚、上述した実施例では、ＣＰＵ１００がＲＡＭの読み
取り動作を行ない、ビデオ変換すると説明したが、ＤＭ
ＡによりＲＡＭを読み取ってもかまわない、又４色それ
ぞれビデオ変換して順次出力すると述べているが、４色
同時にビデオ変換する事も可能である。つまり、セレク
タ２０によるデータの選択が必要なくなるかわりに、ビ
デオ変換器が各色に対して必要となる。
以上説明したように本発明によれば、ＣＰＵ等の中央処
理装置を墨入れ処理から開放させ、処理速度を向上させ
ることが可能になる。
理装置を墨入れ処理から開放させ、処理速度を向上させ
ることが可能になる。
第１図は実施例におけるＲＡＭとビデオインクフェース
との回路構成を示す図、 第２図は実施例の印刷装置のブロック構成図、第３図は
第１図におけるビット処理ユニットの回路構成を示す図
である。 図中、１・・・アドレスバス、２・・・データバス、３
・・・ビット理ユニット、４・・・セレクタ、ｌＯＯ・
・・ＣＰＵ、１０１・・・主メモリ、１０２・・・ＲＡ
Ｍ。 １０２ａ〜１０２ｄ・・・ビットマツプメモリ、１０３
・・・データ入力部、１０４・・・ビデオインタフェー
ス、１０５・・・データ出力部である。
との回路構成を示す図、 第２図は実施例の印刷装置のブロック構成図、第３図は
第１図におけるビット処理ユニットの回路構成を示す図
である。 図中、１・・・アドレスバス、２・・・データバス、３
・・・ビット理ユニット、４・・・セレクタ、ｌＯＯ・
・・ＣＰＵ、１０１・・・主メモリ、１０２・・・ＲＡ
Ｍ。 １０２ａ〜１０２ｄ・・・ビットマツプメモリ、１０３
・・・データ入力部、１０４・・・ビデオインタフェー
ス、１０５・・・データ出力部である。
Claims (1)
- 【特許請求の範囲】 各色成分毎の画像を記録媒体に重畳印刷することでカラ
ー可視画像を印刷する印刷装置において、 有彩色成分毎及び黒色のイメージ画像を展開する複数の
メモリと、 該メモリの各々から同時にデータを読み出す読み出し手
段と、 色成分のデータに基づく可視画像を記録媒体に重畳記録
する記録手段と、 該記録手段による記録色成分が有彩色の１つであつて、
前記読み出し手段で読み出された全有彩色成分のデータ
が全て出力ドット有りを示すデータであるとき、当該注
目の有彩色成分に対して出力ドットデータなしとして前
記記録手段に出力する第１の出力手段と、 前記記録手段による記録色成分が黒色であつて、前記読
み出し手段で読み出された全有彩色成分のデータが全て
出力ドットありを示すデータであるとき、当該注目の黒
色成分に対して出力ドット有りとして前記記録手段に出
力する第２の出力手段とを備えることを特徴とする印刷
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15869490A JPH0449067A (ja) | 1990-06-19 | 1990-06-19 | 印刷装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15869490A JPH0449067A (ja) | 1990-06-19 | 1990-06-19 | 印刷装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449067A true JPH0449067A (ja) | 1992-02-18 |
Family
ID=15677316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15869490A Pending JPH0449067A (ja) | 1990-06-19 | 1990-06-19 | 印刷装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002083376A1 (en) * | 2001-04-17 | 2002-10-24 | Yong Kwon Park | Suction hair-clipper |
-
1990
- 1990-06-19 JP JP15869490A patent/JPH0449067A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002083376A1 (en) * | 2001-04-17 | 2002-10-24 | Yong Kwon Park | Suction hair-clipper |
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