JPH0449457A

JPH0449457A - ダイレクト・メモリ・アクセス転送制御装置

Info

Publication number: JPH0449457A
Application number: JP16018190A
Authority: JP
Inventors: Ichirou Kouzono; 香園　一郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-19
Filing date: 1990-06-19
Publication date: 1992-02-18
Anticipated expiration: 2016-09-04
Also published as: JP3205992B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はダイレクト・メモリ・アクセス（以下、ＤＭＡ
と云う）方式によってメモリと周辺装置との間でデータ
の高速転送を行うための制御装置に関する。

〔従来の技術〕

ダイレクト　メモリ　アクセス方式は、高速度のデータ
転送方式の一つとして従来から広く採用されており、Ｄ
ＭＡ転送を行うための制御装置は情報処理システムに不
可欠なものとなっている。

第５図は従来のＤＭＡ転送制御装置を含む情報処理シス
テムの一例を示すブロック構成図である。ＤＭＡ転送制
御装置４は、周辺装置６からＤＭＡ要求信号８を受信し
てから動作を開始しＤＭＡ転送の開始によってＤＭＡ応
答信号９を周辺装置６に送信する。ＤＭＡ転送には、メ
モリ５内の指定されたアドレスのデータを読み出してデ
ータ入出力バス２１を経由して周辺装置６へ転送する場
合と、周辺装置６からバス２］を経由してデータをメモ
リ５内の指定されたアドレスへ転送して書き込む場合な
どがあり、いずれの場合でもデータ転送を終了すると周
辺装置６に対してＤＭＡ終了信号１０を供給する。ＤＭ
Ａ転送制御装置４は、ＤＭＡ要求信号８を受け付けると
中央処理装置（以下、ＣＰ　ｔＪと云う）１のバス制御
回路２に、バスの使用要求信号１１を発信する。バス制
御回路２では、演算処理回路３、リフレッシュ制御装置
７などからのバスの使用要求を調停し、ＤＭＡ転送要求
よりも優先順位の高い要求がない場合に、バスの使用許
可信号１２を返信してＤＭＡ転送制御装置４にアドレス
バス２０およびデータ入出力バス２１の使用を許可する
。ＤＭＡ転送制御装置４はバスの使用権が得られると、
アドレスバス２０、データ入出力バス２１を介してデー
タ転送を連続して実行する。これらのバス使用権の調停
は実際のバス・サイクルに先だって行われる。また、Ｄ
ＭＡ転送制御装置４は、複数の転送経路（以下、チャネ
ルと云う）を備えており、要求元に応じたチャネルを選
択し、実行する。各チャネルには、制御情報として、転
送先のアドレス、転送元のアドレス、転送回数などが割
付けられている。これらのチャネルも実際のバス・サイ
クルに先だって選択される。

〔発明か解決しようとする課題〕

このように従来のＤＭＡ転送制御装置では、実際のバス
・サイクルに先だってバスの使用権の切り替えおよび対
応チャネルの選択が行われる。このため、ＤＭＡ実行サ
イクル直前のバス・サイクルで各チャネルの制御情報例
えば転送先アドレスや転送元アドレスの変更のためにア
クセス命令によるバスサイクルが発生していると、ＤＭ
Ａによるチャネルの指定とアクセス命令による指定とが
一時的に競合し、異なるものが同時に指定される状態が
発生して不都合となる場合がある。従って、ＤＭＡチャ
ネルに関するプログラムを行うときは、ＤＭＡの実行サ
イクルが発生しないことを検知しながら行うか、または
転送動作を禁止してから行い、プログラムの途中でＤＭ
Ａ要求を受け付けないようにする必要があった。また、
各チャネルの制御情報を一時保持しておくなめにＤＭＡ
の実行サイクル中には直接使用されないバッファ・レジ
スタなどの特別なハードウェアを必要としていた。

なお、従来のＤＭＡ転送制御装置では、−旦バスの使用
権を得た後はそれを放棄することなしに連続してＤＭＡ
転送を実行していたので、処理速度の低速な周辺装置に
対してはＤＭＡの実行サイクルを引き延ばして転送する
必要があり、ＤＭＡ転送によってバスを占有する期間が
長期間に及び、バスの使用効率が悪化するという問題も
ある。

本発明の目的は、バスの使用許可中のＤＭＡの実行サイ
クルを制御できる機能を簡単なハードウェアで実現した
ＤＭＡ転送制御装置を提供することにある。

本発明の他の目的は、ＣＰｔＪにおける処理負担を大幅
に軽減でき、用途に応じて最適設計が可能なりＭＡ転送
制御装置を提供することにある。

〔課題を解決するための手段〕

本発明のＤＭＡ転送制御装置は、バスを使用権を得な後
のＤＭＡ転送制御において、ＤＭＡの実行サイクルをバ
ス・サイクルの特定状態の検出に応じて制御することを
特徴とする。

本発明のダイレクト・メモリ・アクセス転送制御装置は
、ＤＭＡ制御の各種パラメータを記憶する記憶手段と、
各種パラメータを用いてＤＭＡ転送を実行する転送制御
回路と、有効なりＭＡ転送要求を受け付はバスの使用要
求信号を発生する手段と、バス・サイクルの特定の状態
を検出する検吊手段と、バスの使用要求に応答したバス
の使用許可信号を受け付ける手段とを備える。

本発明においてはバスの使用許可信号とハス・ザイクル
の状態検出とにもと−）いて転送制御回路において転送
→ノーイクルの起動制御を行う。

本発明の他の態様においては、ハスの使用許可信号にも
とつくバスの使用許可状態中の複数回のバス・ザイクル
のうちの１−度なげに転送ザイクルを生成する。

〔実施例〕

次に、本発明をその実施例について、図面を用いて説明
する。

第１図を参照すると、本発明の一実施例のＤＭＡ転送制
御装置は、優先順位の決定と優先順位の決定に基づいた
ＤＭＡ転送要求の調停とを行う優先順位制御部３１と、
内部タイミンクを生成しＤＭＡ転送の動作制御を行うタ
イミング制御部３２と、各チャネルごとにＤＭＡ転送の
対象となるメモリのアドレス（以下、ＤＭＡアドレスと
云う）を格納するアドレスレジスタ３４と、１回の転送
ごとに実行中のチャネルのアドレスレジスタ３４の内容
を更新するアドレス加減算器３５と、各チャネルごとの
転送回数を格納するカラン１〜レジスタ３６と、１回の
転送ごとに実行中のチャネルのカラン１〜レジスタ３６
の内容を減少するガウンｌ−減算器３７と、ＤＭＡ転送
の動作形態などを制御するＤＭＡ制御レジスタ３８と、
ＤＭＡ転送の実行開始を遅延さぜるＤ　Ｍ　Ａウェイ１
へ制御回路３３と、ＣＰＵによる読み出しまたは書き込
みおよびＩ）　Ｍ　Ａ転送中に使用するレジスタを選択
するレジスタ選択回路３つと、ＤＭＡアドレスを供給す
るＩ）　Ｍ　Ａアドレスライン４０と、ＣＩ−”　Ｕの
アドレスバス２０と、データ入出力ハス２１と、各種制
御ライン（２２〜２３および４１〜５１用）とを含む。

アドレスレジスタ３４、カラ１−レジスタ３６、および
ＤＭＡ制御レジスタ３８は、いずれもＣＰＵのアドレス
バス２０、レジスタ選択回路３つ、制御ライン（レジス
タ選択信号４８用）およびデータ入出力ハス２１を介し
てＣＰＵと接続されており、ＣＰＵは、ＤＭＡ転送の実
行に先たち、これらのラインを介して、ＤＭＡ転送の対
象となるメモリの開始アドレスをアドレスレジスタ３４
に、転送回数をカウントレジスタ３６に、動作制御情報
をＤＭＡ制御レジスタ３８に、それぞれ格納する。優先
順位制御部３１は、周辺装置からのＤＭＡ要求信号４１
を監視しており、周辺装置から有効なりＭＡ転送要求を
受け付けると、優先順位を決定し、タイミング制御部３
２にＤＭＡ要求の発生を知らせる。タイミング制御部３
２は、ＣＰＵに代わってＤＭＡ転送制御装置かアドレス
バス２０、データ入出力バス２１（以下、これらを総称
してバスと云う）の制御を行うために、ＣＰＵのバス制
御部に対してバスの使用要求信号４４を送る。バス制御
部は、ハスの使用権の調停を行い、ＤＭＡ転送によるバ
スの使用要求により優先順位の高い要求がない場合にバ
スの使用許可信号４５を返して来る。バスの使用許可信
号４５は、ＤＭＡウェイ１へ制御回路３３を介して、Ｄ
ＭＡの実行許可信号４６としてタイミンク制御部３２に
供給される。Ｉ）　Ｍ　Ａの実行許可信号４６が活性化
してハスの使用権を獲得すると、ＤＭＡ要求の中から最
も優先順位の高いチャネルに対して、Ｄ　Ｍ　Ａ転送を
開始する。

ＤＭＡの実行ザイクルでは、り１）タイミング制御部３２とレジスタ選択回路３９と
の制御によって、１回の転送ごとに実行中のチャネルの
アドレスレジスタ３４の内容を読み出し、ＤＭＡアドレ
スを生成し、ＤＭＡアドレスライン４０を介して出力す
る。また、アドレス加減算器３５で演算を行い、再びア
ドレスレジスタ３４に書き戻ずことによってＤ　Ｍ　Ａ
アドレスの更新を行う。

（２）カウントレジスタ３６の内容を読み出し、カウン
ト減算器３７で減少さぜ、再びカウントレジスタ３６に
書き戻すことによって転送回数を制御する。

（３）ＤＭＡ転送を要求している周辺装置に対して、Ｄ
ＭＡの実行ザイクルであることを示すＤＭＡ応答信号４
２を返す。

上記（１）〜（３）を繰り返し、あらかじめ指定された
動作形態に応じてデータ転送を行う。カウントレジスタ
３６、カウント減算器３７によって所定の転送回数をカ
ウントすると、ＤＭＡ終了検出信号４７を発生する。タ
イミング制御部３２では、ＤＭＡ終了検出信号４７を検
知するとＤＭＡ終了信号４３を活性化し、ＤＭＡ転送を
要求している周辺装置に対して、ＤＭＡによる一連のデ
ータ転送の終了を知らせる。

ここで、第２図を用いてＤＭＡウェイト制御回路３３に
ついて詳細に説明する。第２図は、ＤＭＡウェイト制御
回路３３の論理回路図である。本実施例のＤＭＡウェイ
ト制御回路３３は、アドレスデコーダ１００、オアゲー
ト１０１、アンドゲート１０２．１０３．１０５、およ
びラッチ回路１０４を含む。アドレスデコーダ１００は
、ＣＰＵのアドレスバス２０上のアドレスをデコードし
、アドレスレジスタ３４、カウントレジスタ３６の割付
られているアドレスが出力されたことを検出する。オア
ゲート１０１は、ＣＰＵの読み出し動作中を示す信号２
２と書き込み動作中を示す信号２３とを入力として、読
み出しまたは書き込み動作が行われたことを示す信号を
生成する。アンドゲート１０２は、アドレスデコーダ１
００の出力とオアゲートＬｏｔの出力とバスの使用要求
信号４４とを入力として、ＤＭＡ転送によるバスの使用
要求中に、ＣＰＵがらアドレスレジスタ３４、カウント
レジスタ３６に対して読み出しまたは書き込みが行われ
たことを示す信号を生成する。アンドゲート１０２の出
力は、ラッチ回＃１１０４に入力される。アンドゲート
１０３は、内部動作の基本クロック信号５０とバス・サ
イクルの終了期間信号５１とを入力し、バスの使用権の
切り替えタイミングを示す信号を生成する。ラッチ回路
１０４は、アンドゲート１０２の出力を入力し、アンド
ゲート１０３の出力が°。

１″の期間、すなわちバスの使用権の切り替タイミング
に入力信号の状態を出力する。アンドゲート１０５は、
ラッチ回路１０４の出力の反転信号とバスの使用許可信
号４５とを入力し、ＤＭＡの実行許可信号４６を生成す
る。ＤＭＡ実行許可信号４６は、タイミング制御部３２
に供給される。

次にＤＭＡウェイト制御回路３３の動作について、第３
図に示すＤＭＡウェイト制御回路３３の動作タイミング
図をも参照して説明する。バス・サイクル（Ａ）におい
て、ＣＰＵによるアドレスレジスタ３４、またはカウン
トレジスタ３６の読み出し、書き込みが行われると、ア
ドレスデコーダ１００の出力、オアゲート１０１の出力
は、共に１°“となる。このとき、ＤＭＡ転送によるバ
スの使用要求（信号４４）が発生しているとアンドゲー
ト１０２の出力は“°１′″となる。アトゲート１０２
の出力は、ラッチ回路１０４に入力され、ラッチ回路１
０４の出力は、バス・サイクル（Ａ）のＴ３からバス・
サイクル（Ｂ）のＴ２ｔでの期間“１゛′となる。一方
、バスの使用許可信号４５は、ＣＰＵにより読み出しま
たは書き込みのためのバスサイクルが終了するため、バ
スの使用権の切り替えタイミング、すなわちバス・サイ
クル（Ａ）のＴ３から１１１１１となる。ラッチ回路１
０４の出力は、反転してアンドゲート１０５に入力され
ており、アンドゲート１０５の出力、すなわちＤＭＡ実
行許可信号４６は、バス・サイクル（Ｂ）のＴ３から１
′”となる。ＤＭＡの実行許可信号４６が°°１°′と
なると、バス・サイクル（Ｃ）からＤＭＡの実行サイク
ルが開始する。

このように、本実施例では、ＤＭＡ転送によるバスの使
用要求中にＣＰＵによるアドレスレジスタ３４またはカ
ウントレジスタ３６へのアクセスが行われたことを判別
し、アクセスが行われている場合には、バスの使用許可
信号４５に対して、１バス・サイクルの間隔を置いてか
らＤＭＡの実行許可信号４６を活性化する。このように
ＣＰＵのアクセスに引き続いてすぐにＤＭＡの実行サイ
クルが起動されることがないなめ、アドレスレジスタ３
４またはカウントレジスタ３６の読み出し、書き込みを
安定した状態で正常に行うことができる。

また、本実施例ではアドレスレジスタ３４、カラントレ
ジスタ３６の読み出し、書き込みに対するウェイト制御
について説明したか、アドレスの割付に制約されること
がなく、ＤＭＡ制御レジスタ３８などについても同様の
制御が容易に実現できることは云うまでもない。

次に、第４図を参照して本発明の第２の実施例を説明す
る。第４図において第１図の実施例と同等の部分や信号
には同一の番号を用いて示しである。本実施例における
分周回路６０は、バスの使用許可信号４５と基本クロッ
ク信号５０とバスサイクルの終了期間信号５１とを入力
し、バス・サイクル周期を４分周する。すなわちバスの
使用許可状態中の４回のバス・サイクルに１度たけ有効
なバス・サイクルを生成する。分周回路６０の出力は、
ＤＭＡの実行許可信号４６としてタイミング制御部３２
に供給される。このため、バスの使用が許可されている
状態で、４回のバス　サイクルに１バス・サイクルたけ
ＤＭＡの実行許可信号４６が活性化し、一定間隔でＤＭ
Ａ転送サイクルが周期的に発生する。

以上のように、第２の実施例ではＤＭＡ転送によるバス
の使用か許可されている期間の４回のハス・サイクルに
１回だけＤＭＡ転送のためのバス・サイクルが発生ずる
。従って、処理の低速な周辺装置に対して、最適な速度
で無理なく転送できる。なお、本実施例では、４分周に
ついて説明したが、分周比に制約されることなく他の分
周でも実現できることは云うまでもない。

〔発明の効果〕

以上説明したように、本発明によればバスの使用権を得
た後のＤＭＡ転送制御において、ＤＭＡの実行サイクル
をバス・サイクルの特定の状態検出に応して制御するこ
とによって次のような効果かある。

（１）ＤＭＡチャネルに関するプログラムを行う場合に
、ＤＭＡの実行サイクルの発生を検知しなから行ったり
ＤＭＡ転送動作を禁止したりする必要かないため、ソフ
トウェア処理の負担を大幅に軽減し、装置全体の性能を
著しく向上できる。

（２）ＤＭＡ転送制御の各種パラメータを記憶するレジ
スタにバッファ・レジスタなとの特別なハードウェアを
必要としないなめ、ハードウェアの削減、および最適設
計がてきる。

（３）処理速度の低速な周辺装置に対しても、ハスの使
用効率を悪化することなく、最適な速度で無理なく転送
できるなめトータルのデータ処理を最適化できる。

【図面の簡単な説明】

第１図は本発明のＤＭＡ転送制御装置の一実施例のブロ
ック構成図、第２図は第１図の実施例におけるＤＭＡウ
ェイト制御回路の論理回路図、第３図は第２図のＤＭＡ
ウェイト制御回路の動作タイミング図、第４図は本発明
の他の実施例を示すブロック構成図、第５図は従来のＤ
ＭＡ転送制御装置を含む情報処理システムのブロック構
成図である。１・・・ＣＰＵ、２・・・バス制御回路、３・・・演算
処理回路、４・・・ＤＭＡ転送制御装置、５・・・メモ
リ、６・・・周辺装置、７・・・リフレッシュ制御装置
、８４］・・・ＤＭＡ要求信号、９，４２・・・ＤＭＡ
応答信号、１０，４．３・・・ＤＭＡ終了信号、１１．
．１４４４・・・バスの使用要求信号、１２．４５・・
・バスの使用許可信号、１３．４０・・・ＤＭＡアドレ
スライン、］５・・・リフレッシュアドレスライン、２
０・・・アドレスバス、２］・・・デ°−タ入出力バス
、２２・・・読み出し動作中を示す信号、２３・・・書
き込み動作中を示す信号、３１・・・優先順位制御部、
３２・・・タイミンク゛制御部、３３・・・ＤＭＡウェ
イト制御回路、３４・・・アドレスレジスタ、３５・・
・アトレジ加減算器、３６・・・カウントレジスタ、３
７・・・カウント減算器、３８・・ＤＭＡ制御レジスタ
、３９・・・レジスタ選択回路、４６・・・ＤＭＡ実行
許可信号、４７・・・Ｉ）ＭＡ終了検出信号、４８・・
・レジスタ選択信号、４つ・・・動作タイミング信号、
５ｏ・・・基本クロック信号、５１・・・バスサイクル
の終了期間信号、６０・・・分周回路、１００・・・ア
ドレスデコーダ、１０１・・・オアゲート、１０２，１
．０３１０５・・・アンドゲート、１０４・・・ラッチ
回路。

Claims

【特許請求の範囲】１、メモリ内の指定アドレスのデータをダイレクト・メ
モリ・アクセス方式によって転送するダイレクト・メモ
リ・アクセス転送制御装置において、ダイレクト・メモ
リ・アクセス制御の各種パラメータを記憶する記憶手段
と、前記各種パラメータを用いてダイレクト・メモリ・
アクセス転送を実行する転送制御回路と、有効なダイレ
クト・メモリ・アクセス転送要求を受け付けバスの使用
要求信号を発生する手段と、バス・サイクルの特定の状
態を検出する検出手段と、前記バスの使用要求信号に応
答したバスの使用許可信号を受け付ける手段とを備えた
ことを特徴とするダイレクト・メモリ・アクセス転送制
御装置。２、前記バスの使用許可信号と前記バス・サイクルの特
定の状態を検出する手段の検出結果とにもとづいて前記
転送制御回路が転送サイクルの起動制御を行うことを特
徴とする請求項１記載のダイレクト・メモリ・アクセス
転送制御装置。３、前記バスの使用許可信号の生起中に複数回のバス・
サイクルのうち１回の有効なバス・サイクルを生成して
転送サイクルの起動制御を行うことを特徴とする請求項
１記載のダイレクト・メモリ・アクセス転送制御装置。