JPS6028022B2 - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPS6028022B2 JPS6028022B2 JP6945381A JP6945381A JPS6028022B2 JP S6028022 B2 JPS6028022 B2 JP S6028022B2 JP 6945381 A JP6945381 A JP 6945381A JP 6945381 A JP6945381 A JP 6945381A JP S6028022 B2 JPS6028022 B2 JP S6028022B2
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- Japan
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は入出力チャンネルを介して入出力装置と主メモ
リとの間のデータ転送を制御する入出力処理装置に関す
る。
リとの間のデータ転送を制御する入出力処理装置に関す
る。
集中制御方式の入出力チャンネルにおいては、データバ
ッファ、コントロール情報を貯蔵するレジスタはＲＡＭ
等でハードウェア的に集中して構成しており、これをア
クセスするのに、パイプライン方式が探られることが多
い。
ッファ、コントロール情報を貯蔵するレジスタはＲＡＭ
等でハードウェア的に集中して構成しており、これをア
クセスするのに、パイプライン方式が探られることが多
い。
かっこのデータバッファ等は、チャンネル（入出力イン
ターフェース制御部）側と、メモリデータ転送制御部側
の双方からアクセスされるため、一方の制御部からのア
クセスが発生した時は、他方からのアクセスを一定期間
禁止する必要がある。従来はメモリデータ転送制御部か
らのアクセス要求が生じた場合、チャンネル側からのア
クセス要求の受付けを全面的に禁止し、パイプラインの
流れを一端止める方式となっている。これでは、アクセ
スの処理サイクルに空時間が生じ、見方を変えれば、チ
ャンネルからのアクセス要求待ち時間が増加して、処理
装置の処理能力を低下させる要因となっている。本発明
の目的は前記データバッファ等のアクセスのパイプライ
ン方式の流れを止めることなく、アクセスサイクルの空
時間を可能な限り少なくすることによって、装置全体の
処理能力を高める入出力処理装置を提供することにある
。
ターフェース制御部）側と、メモリデータ転送制御部側
の双方からアクセスされるため、一方の制御部からのア
クセスが発生した時は、他方からのアクセスを一定期間
禁止する必要がある。従来はメモリデータ転送制御部か
らのアクセス要求が生じた場合、チャンネル側からのア
クセス要求の受付けを全面的に禁止し、パイプラインの
流れを一端止める方式となっている。これでは、アクセ
スの処理サイクルに空時間が生じ、見方を変えれば、チ
ャンネルからのアクセス要求待ち時間が増加して、処理
装置の処理能力を低下させる要因となっている。本発明
の目的は前記データバッファ等のアクセスのパイプライ
ン方式の流れを止めることなく、アクセスサイクルの空
時間を可能な限り少なくすることによって、装置全体の
処理能力を高める入出力処理装置を提供することにある
。
本発明は、前記データバッファ、制御レジス夕等複数の
チャンネルに対応した情報を貯えるレジスタメモリをパ
イプライン方式でアクセスし、かっこのレジスタをアク
セスする一方の制御部（例えばメモリとのデータ転送を
制御する回路）からのアクセス要求が生じた時に、他の
複数のチャンネルからのアクセス要求のうち、該当する
（前記一方の制御部がアクセスしようとしている）チャ
ンネルのアクセス要求のみを一定期間禁止し、他のチャ
ンネルからのアクセス要求は受付ることを特徴とする。
チャンネルに対応した情報を貯えるレジスタメモリをパ
イプライン方式でアクセスし、かっこのレジスタをアク
セスする一方の制御部（例えばメモリとのデータ転送を
制御する回路）からのアクセス要求が生じた時に、他の
複数のチャンネルからのアクセス要求のうち、該当する
（前記一方の制御部がアクセスしようとしている）チャ
ンネルのアクセス要求のみを一定期間禁止し、他のチャ
ンネルからのアクセス要求は受付ることを特徴とする。
第１図は、入出力処理装置のうち本発明に関連する部分
を示すブロック図である。１は本入出力処理装置と主メ
モリとの間のデータ転送を制御するメモリデータ転送制
御部である。
を示すブロック図である。１は本入出力処理装置と主メ
モリとの間のデータ転送を制御するメモリデータ転送制
御部である。
２〜５は入出力インターフェースを介して入出力装置と
のデータ転送を制御する入出力チャンネルである。
のデータ転送を制御する入出力チャンネルである。
これ等入出力チャンネルからは、制御情報レジスタ１５
に対してアクセス要求が、アクセス要求信号１０１〜１
０４を‘１１”にすることによって送出される。アクセ
ス要求信号１０１〜１０４はアクセス許可ゲート１０〜
１３を介してチャンネルアクセス選択回路１４へ与えら
れ、制御情報レジスタ１５をアクセスする。制御情報レ
ジスタ１５には、各チャンネル対応に、データ転送の制
御に必要な情報が格納されている。その中に例えば図示
されないデータバッファ内の有効データの数が含まれる
。チャンネルは、データバッファと入出力装置との間で
データの転送を行う毎に、制御情報レジスタ１５をアク
セスして、対応した情報も読出し、前記有効データ数を
必要な数だけ（データ転送した数だけ）増減して、再び
書込む必要がある。この制御レジスタ１５は一般にＲＡ
Ｍ等で構成されており、アクセス速度を上げる為にパイ
プライン制御によってアクセスされる。第２図はこのパ
イプライン方式の時間関係を示したもので、この実施例
では、読出しサイクル（ＲＥＡＤ）、変更サイクル（Ｍ
○ＤびＹサイクル、ＭＯＤサイクル）、書込みサイクル
（ＷＲＩＴＥサイクル）の３種のサイクルに別けられ、
これ等のサイクルがパイプライン方式で流れて、アクセ
ス要求は１サイクル毎に処理される。第２図中、チャン
ネルＡからのアクセス要求の処理が始まると、ＲＥＡＤ
、Ａサイクルで、第１図の情報レジスタ１５からチャン
ネルＡに対応する情報が謙出され、議出しレジスター６
に一迫セットされる。次のＭＯＤ、Ａのサイクルで読出
しレジスタ１６の内容は修飾回路１７によって必要に応
じて変更される。更に次のＷＲＩＴＥ、Ａのサイクルで
変更された情報は再び情報レジスタ１５の対応するフィ
ール日こ格納される。後続の他のチャンネルからのアク
セス要求も１サイクル毎に処理されてゆき、１つのアク
セスは３サイクルで処理れるが、各々のサイクルは切れ
目なく処理されるため、全体としては１サイクルに１つ
のアクセス要求の処理が可能である。さて、第１図のメ
モリデータ転送制御部１も情報レジスタ１５をアクセス
する必要がある。例えば、主メモリとデータバッファと
のデータ転送が終了した時には、前記有効データ数を増
減する必要がある。このアクセス要求は、メモリ制御部
アクセス信号１０５によって指示される。このメモリデ
ータ転送制御部１からのアクセス要求が生じた場合は、
チャンネルからのアクセス要求の処理を一坦中断する必
要がある。理由の１つは、情報レジスター５のアクセス
は１サイクルに１個しか処理できないから、当然少くと
も１サイクルは全チャンネルのアクセス要求の処理を中
断して、パイプラインの流れの中に、メモリデータ転送
制御部１のアクセス要求の処理を１サイクル挿入してや
る必要がある。他の理由は情報レジスタの内容の変化の
時間的順序性を保証する必要があることである。第２図
において、メモリデータ転送制御部１からのアクセス要
求がサイクル番号４から開始されたＲＥＡＤＤＭＯＤＤ
、ＷＲＩＴＥ ○の各サイクルで処理されているとする
。このアクセス要求では、チャンネルＤに対応するフィ
ールドの内容が読み出され変更されている。この場合、
例えばサイクル番号２で入出力チャンネル５からのチャ
ンネルＤのアクセス要求の処理を始めることは出来ない
。何故ならば仮にサイクル番号２で入出力チヤンネル５
からのチャンネルＤのＲＥＡＤサイクルを実施すると、
サイクル番号４でＷＲＩＴＥサイクルを実施することに
なり、メモリデータ転送制御部１からのアクセス要求の
ＲＥＡＤサイクルと重なることになる。これは、書込中
の情報を読み出すことになり、情報の順序性が減れるこ
とになる。またサイクル番号６でも、チャンネルＤの入
出力チャンネル５からのアクセス要求を開始してはなら
ない。この場合、チャンネルＤによる情報の論出しとメ
モリデータ転送制御部１からのアクセス要求による同フ
ィールドへの書込みが重なることになる。即ち、サイク
ル番号２から６までの期間は、チャンネルＤからのアク
セス要求は処理を禁止する必要があり、逆に他のチャン
ネルの処理は行うべきである。第２図の１０９で示す波
形はサイクル番号２から６までの期間、チャンネルＤか
らのアクセス要求を禁止していることがわかる。第１図
にもどって、６〜９はチャンネル別アクセス要求許可フ
リップフロツプで、これ等フリップフロップは、メモリ
データ転送制御部１によってセットリセットされる。
に対してアクセス要求が、アクセス要求信号１０１〜１
０４を‘１１”にすることによって送出される。アクセ
ス要求信号１０１〜１０４はアクセス許可ゲート１０〜
１３を介してチャンネルアクセス選択回路１４へ与えら
れ、制御情報レジスタ１５をアクセスする。制御情報レ
ジスタ１５には、各チャンネル対応に、データ転送の制
御に必要な情報が格納されている。その中に例えば図示
されないデータバッファ内の有効データの数が含まれる
。チャンネルは、データバッファと入出力装置との間で
データの転送を行う毎に、制御情報レジスタ１５をアク
セスして、対応した情報も読出し、前記有効データ数を
必要な数だけ（データ転送した数だけ）増減して、再び
書込む必要がある。この制御レジスタ１５は一般にＲＡ
Ｍ等で構成されており、アクセス速度を上げる為にパイ
プライン制御によってアクセスされる。第２図はこのパ
イプライン方式の時間関係を示したもので、この実施例
では、読出しサイクル（ＲＥＡＤ）、変更サイクル（Ｍ
○ＤびＹサイクル、ＭＯＤサイクル）、書込みサイクル
（ＷＲＩＴＥサイクル）の３種のサイクルに別けられ、
これ等のサイクルがパイプライン方式で流れて、アクセ
ス要求は１サイクル毎に処理される。第２図中、チャン
ネルＡからのアクセス要求の処理が始まると、ＲＥＡＤ
、Ａサイクルで、第１図の情報レジスタ１５からチャン
ネルＡに対応する情報が謙出され、議出しレジスター６
に一迫セットされる。次のＭＯＤ、Ａのサイクルで読出
しレジスタ１６の内容は修飾回路１７によって必要に応
じて変更される。更に次のＷＲＩＴＥ、Ａのサイクルで
変更された情報は再び情報レジスタ１５の対応するフィ
ール日こ格納される。後続の他のチャンネルからのアク
セス要求も１サイクル毎に処理されてゆき、１つのアク
セスは３サイクルで処理れるが、各々のサイクルは切れ
目なく処理されるため、全体としては１サイクルに１つ
のアクセス要求の処理が可能である。さて、第１図のメ
モリデータ転送制御部１も情報レジスタ１５をアクセス
する必要がある。例えば、主メモリとデータバッファと
のデータ転送が終了した時には、前記有効データ数を増
減する必要がある。このアクセス要求は、メモリ制御部
アクセス信号１０５によって指示される。このメモリデ
ータ転送制御部１からのアクセス要求が生じた場合は、
チャンネルからのアクセス要求の処理を一坦中断する必
要がある。理由の１つは、情報レジスター５のアクセス
は１サイクルに１個しか処理できないから、当然少くと
も１サイクルは全チャンネルのアクセス要求の処理を中
断して、パイプラインの流れの中に、メモリデータ転送
制御部１のアクセス要求の処理を１サイクル挿入してや
る必要がある。他の理由は情報レジスタの内容の変化の
時間的順序性を保証する必要があることである。第２図
において、メモリデータ転送制御部１からのアクセス要
求がサイクル番号４から開始されたＲＥＡＤＤＭＯＤＤ
、ＷＲＩＴＥ ○の各サイクルで処理されているとする
。このアクセス要求では、チャンネルＤに対応するフィ
ールドの内容が読み出され変更されている。この場合、
例えばサイクル番号２で入出力チャンネル５からのチャ
ンネルＤのアクセス要求の処理を始めることは出来ない
。何故ならば仮にサイクル番号２で入出力チヤンネル５
からのチャンネルＤのＲＥＡＤサイクルを実施すると、
サイクル番号４でＷＲＩＴＥサイクルを実施することに
なり、メモリデータ転送制御部１からのアクセス要求の
ＲＥＡＤサイクルと重なることになる。これは、書込中
の情報を読み出すことになり、情報の順序性が減れるこ
とになる。またサイクル番号６でも、チャンネルＤの入
出力チャンネル５からのアクセス要求を開始してはなら
ない。この場合、チャンネルＤによる情報の論出しとメ
モリデータ転送制御部１からのアクセス要求による同フ
ィールドへの書込みが重なることになる。即ち、サイク
ル番号２から６までの期間は、チャンネルＤからのアク
セス要求は処理を禁止する必要があり、逆に他のチャン
ネルの処理は行うべきである。第２図の１０９で示す波
形はサイクル番号２から６までの期間、チャンネルＤか
らのアクセス要求を禁止していることがわかる。第１図
にもどって、６〜９はチャンネル別アクセス要求許可フ
リップフロツプで、これ等フリップフロップは、メモリ
データ転送制御部１によってセットリセットされる。
前述の例では、チャンネルＤに対応したフリップフロツ
プである９は、サイクル番号２〜６の期間リセットされ
ている。フリツプフロツプ６〜９の出力は、チャンネル
別アクセス許可信号１０６〜１０９として、対応するチ
ャンネルアクセス許可ゲート１０〜１３に各々送られる
。メモリデータ制御部１からは、更にチャンネルアクセ
ス許可信号１１０が送出される。
プである９は、サイクル番号２〜６の期間リセットされ
ている。フリツプフロツプ６〜９の出力は、チャンネル
別アクセス許可信号１０６〜１０９として、対応するチ
ャンネルアクセス許可ゲート１０〜１３に各々送られる
。メモリデータ制御部１からは、更にチャンネルアクセ
ス許可信号１１０が送出される。
これは、メモリデータ制御部１自身がアクセスを行うた
めに、全チャンネルのアクセスを禁止する信号であって
、第２図中、１１０で示す波形はサイクル番号４の間だ
け“０”となる。この信号は、前記アクセス許可ゲート
１０〜１３すべてに送られる。各チャンネルからのアク
セス要求信号１０１〜Ｉ０４は、アクセス許可ゲート１
０〜１３で論理積をとられ、その出力信号はチャンネル
アクセス選択回路１４に送られる。チャンネルアクセス
選択回路１４では、これら４個のアクセス要求のうちの
１個を１サイクル毎に選択して、情報レジスタ１５をア
クセスする。本発明によれば、ＲＡＭ等で構成された複
数のチャンネルに対応する情報を貯蔵するレジスタを、
パイプライン方式で、複数のチャンネルと他の制御部か
らアクセスする場合に必要な情報の変化の順序性を保証
し、かつ、切れ目なくしジスタをアクセス可能とするこ
とにより、入出力処理装置の性能を向上させる。
めに、全チャンネルのアクセスを禁止する信号であって
、第２図中、１１０で示す波形はサイクル番号４の間だ
け“０”となる。この信号は、前記アクセス許可ゲート
１０〜１３すべてに送られる。各チャンネルからのアク
セス要求信号１０１〜Ｉ０４は、アクセス許可ゲート１
０〜１３で論理積をとられ、その出力信号はチャンネル
アクセス選択回路１４に送られる。チャンネルアクセス
選択回路１４では、これら４個のアクセス要求のうちの
１個を１サイクル毎に選択して、情報レジスタ１５をア
クセスする。本発明によれば、ＲＡＭ等で構成された複
数のチャンネルに対応する情報を貯蔵するレジスタを、
パイプライン方式で、複数のチャンネルと他の制御部か
らアクセスする場合に必要な情報の変化の順序性を保証
し、かつ、切れ目なくしジスタをアクセス可能とするこ
とにより、入出力処理装置の性能を向上させる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図を説明するタイムチャートである。 １・・・・・・メモリデータ転送制御部、２〜５・・・
・・・入出力チャンネル、６〜９……チャンネル別アク
セス要求許可フリツプフロツプ、１０〜１３・・・・・
・アクセス許可ゲート、１４・・・・・・チャンネルア
クセス選択回路、１５・…・・情報レジスタ群、１６・
・・・・・議出しジスタ、１７・・・・・・修飾回路。 第１図第２図
第１図を説明するタイムチャートである。 １・・・・・・メモリデータ転送制御部、２〜５・・・
・・・入出力チャンネル、６〜９……チャンネル別アク
セス要求許可フリツプフロツプ、１０〜１３・・・・・
・アクセス許可ゲート、１４・・・・・・チャンネルア
クセス選択回路、１５・…・・情報レジスタ群、１６・
・・・・・議出しジスタ、１７・・・・・・修飾回路。 第１図第２図
Claims (1)
- １ 入出力チヤンネルを介して入出力装置と主メモリと
の間のデータ転送を制御する入出力処理装置において、
各チヤンネルのための情報を貯え、読出し、変更、書込
みの各サイクルをパイプライン方式にて実行するレジス
タ群手段と、入出力装置との間のデータ転送に基く上記
レジスタ群手段へのアクセス要求を制御する第１の制御
手段と、主メモリとの間のデータ転送に基く上記レジス
タ群手段へのアクセス要求を制御する第２の制御手段と
、上記第２の制御手段において入出力チヤンネルに関し
ての情報のアクセス要求が発生した時、該入出力チヤン
ネルに関しての上記第１の制御手段からのアクセス要求
による上記読出し、変更、書込みの各サイクルが上記第
２の制御手段による上記読出し、変更、書込みのサイク
ルと重ならないように該入出力チヤンネルに関しての上
記第１の制御手段からのアクセス要求を所定サイクルの
間禁止すると共に、上記第２の制御手段による上記読出
しサイクルの間全入出力チヤンネルに関しての上記第１
の制御手段からのアクセス要求を禁止する手段とを有す
ることを特徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6945381A JPS6028022B2 (ja) | 1981-05-11 | 1981-05-11 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6945381A JPS6028022B2 (ja) | 1981-05-11 | 1981-05-11 | 入出力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185527A JPS57185527A (en) | 1982-11-15 |
| JPS6028022B2 true JPS6028022B2 (ja) | 1985-07-02 |
Family
ID=13403073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6945381A Expired JPS6028022B2 (ja) | 1981-05-11 | 1981-05-11 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028022B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6283488U (ja) * | 1985-11-15 | 1987-05-28 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934647A (ja) * | 1995-07-14 | 1997-02-07 | Nec Corp | 磁気ディスク処理装置 |
-
1981
- 1981-05-11 JP JP6945381A patent/JPS6028022B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6283488U (ja) * | 1985-11-15 | 1987-05-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185527A (en) | 1982-11-15 |
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