JPH0449596A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0449596A JPH0449596A JP2160200A JP16020090A JPH0449596A JP H0449596 A JPH0449596 A JP H0449596A JP 2160200 A JP2160200 A JP 2160200A JP 16020090 A JP16020090 A JP 16020090A JP H0449596 A JPH0449596 A JP H0449596A
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- JP
- Japan
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- gate
- circuit
- gates
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- transistor
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Links
- 230000015654 memory Effects 0.000 title claims abstract description 42
- 238000010586 diagram Methods 0.000 description 7
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に係り、特に少くとも１回書き込み
可能なメモリセルの出力を効率よく並列に引き出す回路
に関する。
可能なメモリセルの出力を効率よく並列に引き出す回路
に関する。
少くとも１回書き込み可能なメモリとして、フローテン
グゲート型ＭＯＳトランジスタによるＰＲＯＭが市販さ
れており、コンピュータ等のプログラムやデータの保存
等に役立っている。
グゲート型ＭＯＳトランジスタによるＰＲＯＭが市販さ
れており、コンピュータ等のプログラムやデータの保存
等に役立っている。
一方、近年アナログＬＳＩの特性の調整やトリミング、
アナログ及びデジタルの機能選択等をバスを介してセッ
ト内にあるマイクロコンピュータで制御する方式及びバ
ス形式の提案がなされ、実用化されつつある。
アナログ及びデジタルの機能選択等をバスを介してセッ
ト内にあるマイクロコンピュータで制御する方式及びバ
ス形式の提案がなされ、実用化されつつある。
第３図はこのような従来の調整、トリンミング２機能選
択を行う回路のブロック図であり、メモリセル１として
はＥＥＰＲＯＭもしくはＥＰＲＯＭのＬＳＩ、読み出し
回路２としてはマイクロコンピュータ、かかるマイクロ
コンピュータのバスにつながれたラッチ回路３．このラ
ッチ回路の各出力に接続された被制御回路が用意される
。
択を行う回路のブロック図であり、メモリセル１として
はＥＥＰＲＯＭもしくはＥＰＲＯＭのＬＳＩ、読み出し
回路２としてはマイクロコンピュータ、かかるマイクロ
コンピュータのバスにつながれたラッチ回路３．このラ
ッチ回路の各出力に接続された被制御回路が用意される
。
ここで被制御回路４としては、機能選択のための論理ゲ
ートであったり、アナログ信号切換のためのアナログス
イッチであったり、抵抗値を変えるためのトランジスタ
スイッチであったりする。
ートであったり、アナログ信号切換のためのアナログス
イッチであったり、抵抗値を変えるためのトランジスタ
スイッチであったりする。
これらの制御信号は前記ラッチ回路の出カー本−本に対
応している。
応している。
現在第３図の各ブロックを別々のＬＳＩで構成した例は
ひろく知られているが、ワンチップのＬＳＩで実現した
例は少ないながら、当社（ＮＥＣ）のＥＰＲＯＭ補正型
Ｄ／Ａ変換器の例では、メモリセル１としてはオンチッ
プＥＰＲＯＭ、読み出し回路２としてはシフトレジスタ
を用意し、その出力を演算後、ラッチ回路３でラッチし
、被制御回路４としてのＭＯＳアナログスイッチを制御
し、ＭＯＳアナログスイッチの接続点の電圧に応じた電
圧を出力させる構成となっている。
ひろく知られているが、ワンチップのＬＳＩで実現した
例は少ないながら、当社（ＮＥＣ）のＥＰＲＯＭ補正型
Ｄ／Ａ変換器の例では、メモリセル１としてはオンチッ
プＥＰＲＯＭ、読み出し回路２としてはシフトレジスタ
を用意し、その出力を演算後、ラッチ回路３でラッチし
、被制御回路４としてのＭＯＳアナログスイッチを制御
し、ＭＯＳアナログスイッチの接続点の電圧に応じた電
圧を出力させる構成となっている。
前述した従来の構成では、メモリの読み出しがビットも
しくはワード単位でシリアルにしか行なうことが出来ず
、−力抜制御側は並列に同時にいくつもの信号をあつか
う必要があり、このためその分のラッチ回路３が必須と
なっていた。またメモリからラッチへデータをわたすシ
リアル・パラレル変換手段が必須であり、メモリから必
要分のデータを順次読み出すという動作を制御する回路
及びそのための所定の時間が必須であった。
しくはワード単位でシリアルにしか行なうことが出来ず
、−力抜制御側は並列に同時にいくつもの信号をあつか
う必要があり、このためその分のラッチ回路３が必須と
なっていた。またメモリからラッチへデータをわたすシ
リアル・パラレル変換手段が必須であり、メモリから必
要分のデータを順次読み出すという動作を制御する回路
及びそのための所定の時間が必須であった。
このため、素子規模が大きくなって高価となり、順次読
み出しのため高速性に欠けるという欠点があった。
み出しのため高速性に欠けるという欠点があった。
ただし、従来のような読み出しのためのセンスアンプを
各メモリセル毎に設ければ、このような並列出力形メモ
リは実現可能であるが、センスアンプが大きなチップサ
イズを占めるため、実用的ではない。
各メモリセル毎に設ければ、このような並列出力形メモ
リは実現可能であるが、センスアンプが大きなチップサ
イズを占めるため、実用的ではない。
本発明の目的は、前記欠点を解決し、メモリセルそれぞ
れの出力を、マルチアクセスすることなく、直接取り出
し、読み出し回路やラッチ回路等を設けないですむよう
にしたメモリ回路を提供することにある。
れの出力を、マルチアクセスすることなく、直接取り出
し、読み出し回路やラッチ回路等を設けないですむよう
にしたメモリ回路を提供することにある。
本発明のメモリ回路の構成は、フローティング・ゲート
型のＰＲＯＭセルトランジスタにそれぞれ対応してＩＬ
ゲートを配置し、前記セルトランジスタのコレクタをそ
れぞれ前記ＩＬゲートの入力に接続し、前記ＩＬゲート
の出力番こより被制御回路を制御するようになしたこと
を特徴とする。
型のＰＲＯＭセルトランジスタにそれぞれ対応してＩＬ
ゲートを配置し、前記セルトランジスタのコレクタをそ
れぞれ前記ＩＬゲートの入力に接続し、前記ＩＬゲート
の出力番こより被制御回路を制御するようになしたこと
を特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例のメモリ回路を示す回路
図である。
図である。
第１図において、本実施例のメモリ回路は、第１のＩ
Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ）ゲー）２１．２２と、抵抗Ｒ１，Ｒ２と、
Ｈｐｎ型トランジスタ４１と、フローティングゲート型
メモリセル１１，１２と、定電流源Ｉ ＩＮＪＩと、定
電圧源Ｖｒｅｆ ＋ ＶＢＩＡＳとを備えている。ここ
でＩＬゲート２１は、ｐｎｐ型トランジスタ２１ａ、ｎ
ｐｎ型トランジスタ２１ｂを有し、ＩＬゲート２２は、
ｐｎｐ型トランジスタ２２ａ、ｎｐｎ型トランジスタ２
２ｂを有している。
Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ）ゲー）２１．２２と、抵抗Ｒ１，Ｒ２と、
Ｈｐｎ型トランジスタ４１と、フローティングゲート型
メモリセル１１，１２と、定電流源Ｉ ＩＮＪＩと、定
電圧源Ｖｒｅｆ ＋ ＶＢＩＡＳとを備えている。ここ
でＩＬゲート２１は、ｐｎｐ型トランジスタ２１ａ、ｎ
ｐｎ型トランジスタ２１ｂを有し、ＩＬゲート２２は、
ｐｎｐ型トランジスタ２２ａ、ｎｐｎ型トランジスタ２
２ｂを有している。
第１図では、本実施例のメモリ読み出し動作に必要な部
分のみを描いである。フローティングゲート型ＭＯ８）
ランジスタによるメモリセル１１．１２は、その出力（
トレイン）が各々ＩＬゲート２１．２２の入力に接続さ
れている。その出力は内部端子３１．３２を介して、抵
抗Ｒ１゜Ｒ２の一端を開放するか接地するかの制御を行
っている。メモリセル１１，１２は、書き込みなしく”
Ｏ”）の場合低いスレッシヨード電圧であり、書き込み
あり（”１”）の場合に高くなるのが一般のＥＰＲＯＭ
、ＥＥＰＲＯＭであるから、一 ＝６ その中間の電圧をＶ ｒａｔとしてゲートに与えておく
ことにより、書き込みなしく°“０”）のセルはＯＮ、
書き込みあり（“１”）のセルはＯＦＦとなる。実際に
は、スレッシヨード電圧の変動や書き込み特性等により
、０Ｎ１０ＦＦの中間のものも存在しうるため、センス
増幅器（アンプ）が必要である。このため、メモリセル
１１，１２のドレインに能動負荷として、ＩＬゲート２
１．２２の内部の等価ｐｎｐ）ランジスタ２１ａ、２１
ｂによる定電流源を接続しており、その出力電圧をＩＬ
ゲートの等価ｎｐｎ）ランジスタ２１ｂ、２２ｂのスレ
ッシヨード電圧（約０．７Ｖ ）でコンパレートしてい
る。このように十分増幅度をもったセンスアンプとして
、ＩＬゲートが利用できる。このＩＬゲート２１，２２
の出力で、直接抵抗Ｒ，，Ｒ２に電流を流すか否かを制
御しており、抵抗Ｒ，，Ｒ，の他端にはＶＢＩＡＳから
トランジスタ４１の■。（約０．７Ｖ ）を減じた電圧
がかかつているため、ＩＬゲート２１．２２の０Ｎ１０
ＦＦ（７）状態ニ応じて、０゜ａ （ＶＢＩＡＳ Ｖ
ＢＥ） ／ Ｒ１ｒα（Ｖ ＢＩＡＳ Ｖ Ｂり／Ｒ
２，α（ＶＢＩＡＳ９ ＶＢＥ） （（１／ Ｒｔ
） ＋ （１／Ｒ２））の電流がトランジスタ４１のコ
レクタにＩ ｏｕｔとして得られる。ここで、αはトラ
ンジスタ４１の電流増幅率（約１）である、またＩ Ｉ
ＮＪＩは、ＩＬゲートのインジェクタ電流を与えるもの
である。
分のみを描いである。フローティングゲート型ＭＯ８）
ランジスタによるメモリセル１１．１２は、その出力（
トレイン）が各々ＩＬゲート２１．２２の入力に接続さ
れている。その出力は内部端子３１．３２を介して、抵
抗Ｒ１゜Ｒ２の一端を開放するか接地するかの制御を行
っている。メモリセル１１，１２は、書き込みなしく”
Ｏ”）の場合低いスレッシヨード電圧であり、書き込み
あり（”１”）の場合に高くなるのが一般のＥＰＲＯＭ
、ＥＥＰＲＯＭであるから、一 ＝６ その中間の電圧をＶ ｒａｔとしてゲートに与えておく
ことにより、書き込みなしく°“０”）のセルはＯＮ、
書き込みあり（“１”）のセルはＯＦＦとなる。実際に
は、スレッシヨード電圧の変動や書き込み特性等により
、０Ｎ１０ＦＦの中間のものも存在しうるため、センス
増幅器（アンプ）が必要である。このため、メモリセル
１１，１２のドレインに能動負荷として、ＩＬゲート２
１．２２の内部の等価ｐｎｐ）ランジスタ２１ａ、２１
ｂによる定電流源を接続しており、その出力電圧をＩＬ
ゲートの等価ｎｐｎ）ランジスタ２１ｂ、２２ｂのスレ
ッシヨード電圧（約０．７Ｖ ）でコンパレートしてい
る。このように十分増幅度をもったセンスアンプとして
、ＩＬゲートが利用できる。このＩＬゲート２１，２２
の出力で、直接抵抗Ｒ，，Ｒ２に電流を流すか否かを制
御しており、抵抗Ｒ，，Ｒ，の他端にはＶＢＩＡＳから
トランジスタ４１の■。（約０．７Ｖ ）を減じた電圧
がかかつているため、ＩＬゲート２１．２２の０Ｎ１０
ＦＦ（７）状態ニ応じて、０゜ａ （ＶＢＩＡＳ Ｖ
ＢＥ） ／ Ｒ１ｒα（Ｖ ＢＩＡＳ Ｖ Ｂり／Ｒ
２，α（ＶＢＩＡＳ９ ＶＢＥ） （（１／ Ｒｔ
） ＋ （１／Ｒ２））の電流がトランジスタ４１のコ
レクタにＩ ｏｕｔとして得られる。ここで、αはトラ
ンジスタ４１の電流増幅率（約１）である、またＩ Ｉ
ＮＪＩは、ＩＬゲートのインジェクタ電流を与えるもの
である。
第２図は本発明の第２の実施例のメモリ回路を示す回路
図である。第２図において、本実施例のメモリ回路は、
１． Ｌゲート２１，２２，２３．２４と、フローテ
ィングゲート型メモリセル１１．１２，１３．１４と、
ワードスイッチ５１．５２と、ビットスイッチ６１．６
２と、定電圧源Ｖ ＤＤ＋ Ｖｒｅｆと、定電流源Ｉ
ＩＮＪＩＩ Ｉ ＩＮＪ２と、パルスＶｐｐの印加ラ
インとを備えている。ここて、ＩＬゲート２１は、ｐｎ
ｐ型トランジスタ、ｎｐｎ型トランジスタ、出力端子３
１を有している。この他のＩＬゲート２２，２３．２４
も、同様のトランジスタを有し、さらにそれぞれ出力端
子３２，３３．３４を有している。
図である。第２図において、本実施例のメモリ回路は、
１． Ｌゲート２１，２２，２３．２４と、フローテ
ィングゲート型メモリセル１１．１２，１３．１４と、
ワードスイッチ５１．５２と、ビットスイッチ６１．６
２と、定電圧源Ｖ ＤＤ＋ Ｖｒｅｆと、定電流源Ｉ
ＩＮＪＩＩ Ｉ ＩＮＪ２と、パルスＶｐｐの印加ラ
インとを備えている。ここて、ＩＬゲート２１は、ｐｎ
ｐ型トランジスタ、ｎｐｎ型トランジスタ、出力端子３
１を有している。この他のＩＬゲート２２，２３．２４
も、同様のトランジスタを有し、さらにそれぞれ出力端
子３２，３３．３４を有している。
第２図の実施例では、第１図と同様のメモリセル１１〜
１４と、ＩＬゲート２１〜２４とをマトリクス状になら
べ、書込み回路を付加したものである。
１４と、ＩＬゲート２１〜２４とをマトリクス状になら
べ、書込み回路を付加したものである。
読み出し時は、ビットスイッチ６１．６２をＶ ｒａｔ
側にし、ワードスイッチ５１．５２を接地（ＧＮＤ）側
にしておくことにより、第１図と同等の回路となり、全
ビットの出力を同時に内部端子３１〜３４に得ることが
できる。
側にし、ワードスイッチ５１．５２を接地（ＧＮＤ）側
にしておくことにより、第１図と同等の回路となり、全
ビットの出力を同時に内部端子３１〜３４に得ることが
できる。
例えば、メモリセル１４にデータを書き込む場合は、ビ
ットスイッチ６２のみをＶＰＰ側に切換え、ＶＰＰに“
１”を書き込むときには高電位を、“Ｏｎを書き込むと
きにはＧＮＤを与える。−方、ワードスイッチ５２は書
込みＶＤＤ電位を与え、他のワードスイッチ５１はオフ
にする。このようにセットすると、セレクトされたメモ
リセル１４のコントロールゲートとトレイン間は、トラ
ンジスタ２４ｂのベース・エミッタ間を介して書込み電
流（アバランシェ電流）が流れ書込み動作が行なわれる
。他のメモリセル１１〜１３については、ゲートに書込
みパルスが加わらないか、又は書込み電流パスが切れて
いるかのいずれかであり、書込みが行なわれない。以上
により選択的に書込みが可能で並列出力が可能なメモリ
回路が得られた。
ットスイッチ６２のみをＶＰＰ側に切換え、ＶＰＰに“
１”を書き込むときには高電位を、“Ｏｎを書き込むと
きにはＧＮＤを与える。−方、ワードスイッチ５２は書
込みＶＤＤ電位を与え、他のワードスイッチ５１はオフ
にする。このようにセットすると、セレクトされたメモ
リセル１４のコントロールゲートとトレイン間は、トラ
ンジスタ２４ｂのベース・エミッタ間を介して書込み電
流（アバランシェ電流）が流れ書込み動作が行なわれる
。他のメモリセル１１〜１３については、ゲートに書込
みパルスが加わらないか、又は書込み電流パスが切れて
いるかのいずれかであり、書込みが行なわれない。以上
により選択的に書込みが可能で並列出力が可能なメモリ
回路が得られた。
なお、スイッチ５１，５２．６１．６２はＭＯＳトラン
ジスタによるトランスファゲートで実現でき、通常のメ
モリのように入力アドレス信号をビットデコーダ、ワー
ドデコーダ（図示せず）によりデコードしたもので制御
すればよい、また、メモリセル１１〜１４はひとつのＰ
領域に作ることができ、単独での素子分離は不要である
。同様にエミッタが共通なＩＬゲート（例えば２１と２
２）は、ひとつのＮ領域内に作ることができるため、単
独での素子分離は不要であるとともに、このＮ領域自身
がワード線となり、ワードスイッチ５１．５２へ導出す
ることができるめで、わざわざワード線の配線領域は不
要である。同様に、ひとつのＮ領域内のインジェクタは
、Ｐ膨拡散層でつないでおくことができるなめ、インジ
ェクタ線の配線領域は不要である。またメモリセル１１
〜１４のゲートの配線も、ゲートを構成するポリシリコ
ンで配線することも可能であり、こうすることにより各
セルからの出力線３１〜３４を容易ち空スペースを利用
して外部へ引き出すことが可能である。
ジスタによるトランスファゲートで実現でき、通常のメ
モリのように入力アドレス信号をビットデコーダ、ワー
ドデコーダ（図示せず）によりデコードしたもので制御
すればよい、また、メモリセル１１〜１４はひとつのＰ
領域に作ることができ、単独での素子分離は不要である
。同様にエミッタが共通なＩＬゲート（例えば２１と２
２）は、ひとつのＮ領域内に作ることができるため、単
独での素子分離は不要であるとともに、このＮ領域自身
がワード線となり、ワードスイッチ５１．５２へ導出す
ることができるめで、わざわざワード線の配線領域は不
要である。同様に、ひとつのＮ領域内のインジェクタは
、Ｐ膨拡散層でつないでおくことができるなめ、インジ
ェクタ線の配線領域は不要である。またメモリセル１１
〜１４のゲートの配線も、ゲートを構成するポリシリコ
ンで配線することも可能であり、こうすることにより各
セルからの出力線３１〜３４を容易ち空スペースを利用
して外部へ引き出すことが可能である。
以上説明したように、本発明によれば、素子分離領域を
節約したり拡散層による配線を行う等により、小さな領
域にシリアル書き込み、パラレル出力可能なＰＲＯＭ回
路を作ることができ、従来のシリアル書込みシリアル読
み出し型ＰＲＯＭ回路に読み出し回路とラッチ回路とを
付加する場合に比べ、小さな面積で作ることができると
いう効果がある。
節約したり拡散層による配線を行う等により、小さな領
域にシリアル書き込み、パラレル出力可能なＰＲＯＭ回
路を作ることができ、従来のシリアル書込みシリアル読
み出し型ＰＲＯＭ回路に読み出し回路とラッチ回路とを
付加する場合に比べ、小さな面積で作ることができると
いう効果がある。
なお、ＰＲＯＭとＩＬゲートとをいっしょに作ることは
従来のＢ １−ＣＭＯＳプロセスにフローティングゲー
ト等を追加する派生プロセスにより、実現可能である。
従来のＢ １−ＣＭＯＳプロセスにフローティングゲー
ト等を追加する派生プロセスにより、実現可能である。
また、フローティングゲート型メモリセルとしては、赤
外線消去可能なＥＰＲＯＭであっても電気的消去可能な
ＥＥＰＲ，ＯＭであってもよい。ＭＮＯＳのようなもの
でも良い。
外線消去可能なＥＰＲＯＭであっても電気的消去可能な
ＥＥＰＲ，ＯＭであってもよい。ＭＮＯＳのようなもの
でも良い。
第１図は本発明の第１の実施例のメモリ回路を示す回路
図、第２図は本発明の第２の実施例のメモリ回路を示す
回路図、第３図は従来のメモリ回路の回路図である。 １１〜１４・・・フローティングゲート型メモリセル、
２１〜２４−Ｉ Ｌゲート、２１ａ〜２４ａ・・・等
価ｐｎｐ型トランジスタ、２１ｂ〜２４ｂ・・・等価ｎ
ｐｎ型トランジスタ、３１〜３４・・・内部出力端子、
４１・・・トランジスタ。
図、第２図は本発明の第２の実施例のメモリ回路を示す
回路図、第３図は従来のメモリ回路の回路図である。 １１〜１４・・・フローティングゲート型メモリセル、
２１〜２４−Ｉ Ｌゲート、２１ａ〜２４ａ・・・等
価ｐｎｐ型トランジスタ、２１ｂ〜２４ｂ・・・等価ｎ
ｐｎ型トランジスタ、３１〜３４・・・内部出力端子、
４１・・・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １、フローティング・ゲート型のＰＲＯＭセルトランジ
スタにそれぞれ対応してＩ＾２Ｌゲートを配置し、前記
セルトランジスタのコレクタをそれぞれ前記Ｉ＾２Ｌゲ
ートの入力に接続し、前記Ｉ＾２Ｌゲートの出力により
被制御回路を制御するようになしたことを特徴とするメ
モリ回路。 ２、Ｉ＾２Ｌゲートが、ｎｐｎ型及びｐｎｐ型トランジ
スタからなる請求項１記載のメモリ回路。 ３、セルトランジスタのゲートは、信号切替えスイッチ
が付加されているものである請求項１記載のメモリ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160200A JPH0449596A (ja) | 1990-06-19 | 1990-06-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160200A JPH0449596A (ja) | 1990-06-19 | 1990-06-19 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449596A true JPH0449596A (ja) | 1992-02-18 |
Family
ID=15709964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160200A Pending JPH0449596A (ja) | 1990-06-19 | 1990-06-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963290A (ja) * | 1995-08-28 | 1997-03-07 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574179A (en) * | 1978-11-29 | 1980-06-04 | Hitachi Ltd | Semiconductor non-volatile memory |
-
1990
- 1990-06-19 JP JP2160200A patent/JPH0449596A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574179A (en) * | 1978-11-29 | 1980-06-04 | Hitachi Ltd | Semiconductor non-volatile memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963290A (ja) * | 1995-08-28 | 1997-03-07 | Nec Corp | 半導体記憶装置 |
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