JPH05211331A - Ｍｉｓ型ｆｅｔ装置およびその製造方法 - Google Patents
Ｍｉｓ型ｆｅｔ装置およびその製造方法Info
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- JPH05211331A JPH05211331A JP4014896A JP1489692A JPH05211331A JP H05211331 A JPH05211331 A JP H05211331A JP 4014896 A JP4014896 A JP 4014896A JP 1489692 A JP1489692 A JP 1489692A JP H05211331 A JPH05211331 A JP H05211331A
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Abstract
(57)【要約】
【構成】ＭＩＳ型ＦＥＴ装置のしきい値調整にボロンの
代りにガリウム、あるいはインジウムを用いる。又、製
造方法としてガリウム、あるいはインジウムをイオン注
入する。 【効果】ガリウム、あるいはインジウムは質量数がボロ
ンよりも大きくしたがって浅い拡散層を実現できる。
代りにガリウム、あるいはインジウムを用いる。又、製
造方法としてガリウム、あるいはインジウムをイオン注
入する。 【効果】ガリウム、あるいはインジウムは質量数がボロ
ンよりも大きくしたがって浅い拡散層を実現できる。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ型ＦＥＴ装置の構
造およびその製造方法に係わり、とくに、ＭＩＳ型ＦＥ
Ｔ装置のチャネル領域に関する。
造およびその製造方法に係わり、とくに、ＭＩＳ型ＦＥ
Ｔ装置のチャネル領域に関する。
【０００２】
【従来の技術】従来例えば表面チャネル型ｎチャネルＭ
ＩＳ型ＦＥＴ装置、図７に示すように、ボロン濃度１×
１０15ｃｍ-3程度の単結晶けい素基板１０１に周知の従
来技術である選択酸化法等により素子分離用酸化けい素
１０２を形成し、ボロンを６０ｅＶでドーズ１×１０12
ｃｍ-2程度イオン注入し、更にボロンを１５ＫｅＶでド
ーズ５×１０12ｃｍ-2程度イオン注入すると、不純物分
布は図８に示すように、浅いピーク１０３が基板表面か
ら約０．０５μｍ、深いピーク１０４が約０．２μｍ程
度の所にくるようになる。この深いピーク１０４は主
に、ソースとドレイン間のパンチスルーを防止する為に
形成され、浅いピーク１０３が主にしきい値電圧を調整
する為に形成される。後は図９に示すようにゲート絶縁
膜１０５、ゲート電極１０６、ｎ型のソースおよびドレ
インの不純物拡散層１０７を形成してＭＩＳ型ＦＥＴを
得る。
ＩＳ型ＦＥＴ装置、図７に示すように、ボロン濃度１×
１０15ｃｍ-3程度の単結晶けい素基板１０１に周知の従
来技術である選択酸化法等により素子分離用酸化けい素
１０２を形成し、ボロンを６０ｅＶでドーズ１×１０12
ｃｍ-2程度イオン注入し、更にボロンを１５ＫｅＶでド
ーズ５×１０12ｃｍ-2程度イオン注入すると、不純物分
布は図８に示すように、浅いピーク１０３が基板表面か
ら約０．０５μｍ、深いピーク１０４が約０．２μｍ程
度の所にくるようになる。この深いピーク１０４は主
に、ソースとドレイン間のパンチスルーを防止する為に
形成され、浅いピーク１０３が主にしきい値電圧を調整
する為に形成される。後は図９に示すようにゲート絶縁
膜１０５、ゲート電極１０６、ｎ型のソースおよびドレ
インの不純物拡散層１０７を形成してＭＩＳ型ＦＥＴを
得る。
【０００３】次に、埋込チャネル型ＰチャネルＭＩＳ型
ＦＥＴの場合は、やはり図１０に示すようにリン濃度１
×１０15ｃｍ-3程度の単結晶けい素基板１０１に素子分
離用酸化けい素１０２を形成し、例えばリンを２００Ｋ
ｅＶでドーズ１×１０12ｃｍ-2程度イオン注入し、続い
て、ボロンを１０ＫｅＶでドーズ１×１０12ｃｍ-2程度
イオン注入する。この時の不純物分布は図１１に示すよ
うに表面付近にボロンによるＰ型領域１０８が形成さ
れ、基板との間にｐｎ接合１０９が基板から０．０６μ
ｍ程度の所にできる。埋込チャネル型ＭＩＳ型ＦＥＴ装
置では、ゲート電極は基板と同型の多結晶ケイ素を用
い、仕事関数の差でこのＰ型領域１０８を空乏化して遮
断状態にしている。埋込チャネル型ＭＩＳ型ＦＥＴでは
遮断状態から導通状態へと移っていく時にこのｐｎ接合
１０９からチャネルができ始める為、埋込チャネル型Ｍ
ＩＳ型ＦＥＴ装置を微細化するには、このｐｎ接合１０
９を浅くする、つまり、Ｐ型領域１０８の深さを浅くす
ることが重要である。
ＦＥＴの場合は、やはり図１０に示すようにリン濃度１
×１０15ｃｍ-3程度の単結晶けい素基板１０１に素子分
離用酸化けい素１０２を形成し、例えばリンを２００Ｋ
ｅＶでドーズ１×１０12ｃｍ-2程度イオン注入し、続い
て、ボロンを１０ＫｅＶでドーズ１×１０12ｃｍ-2程度
イオン注入する。この時の不純物分布は図１１に示すよ
うに表面付近にボロンによるＰ型領域１０８が形成さ
れ、基板との間にｐｎ接合１０９が基板から０．０６μ
ｍ程度の所にできる。埋込チャネル型ＭＩＳ型ＦＥＴ装
置では、ゲート電極は基板と同型の多結晶ケイ素を用
い、仕事関数の差でこのＰ型領域１０８を空乏化して遮
断状態にしている。埋込チャネル型ＭＩＳ型ＦＥＴでは
遮断状態から導通状態へと移っていく時にこのｐｎ接合
１０９からチャネルができ始める為、埋込チャネル型Ｍ
ＩＳ型ＦＥＴ装置を微細化するには、このｐｎ接合１０
９を浅くする、つまり、Ｐ型領域１０８の深さを浅くす
ることが重要である。
【０００４】
【発明が解決しようとする課題】この従来のボロンでし
きい値調整を同う構造ではトランジスタの微細化ができ
ないという欠点がある。その理由は、ボロンは質量数が
小さいので浅い注入層を形成するには注入エネルギーを
小さくしなければならず、現在のイオン注入装置では１
０〜１５ＫｅＶ程度が限界である。
きい値調整を同う構造ではトランジスタの微細化ができ
ないという欠点がある。その理由は、ボロンは質量数が
小さいので浅い注入層を形成するには注入エネルギーを
小さくしなければならず、現在のイオン注入装置では１
０〜１５ＫｅＶ程度が限界である。
【０００５】
【課題を解決するための手段】本発明のＭＩＳ型ＦＥＴ
装置は、単結晶けい素基板の一主面に形成されたＭＩＳ
型ＦＥＴであって、チャンネル形成領域の前記基板表面
付近にピーク濃度が１×１０18ｃｍ-3以下のガリウムも
しくはインジウムを含むことを特徴とする。又、製造方
法は、このガリウムもしくはインジウムはイオン注入法
により前記チャンネル形成領域に選択的に注入されるこ
とを特徴とする。ここで、ガリウムもしくはインジウム
のピーク濃度が１×１０18ｃｍ-3より高くなると、実際
問題として、ＦＥＴのカットオフがむずかしくなりエン
ハンスメントＦＥＴの製造が困難となる。
装置は、単結晶けい素基板の一主面に形成されたＭＩＳ
型ＦＥＴであって、チャンネル形成領域の前記基板表面
付近にピーク濃度が１×１０18ｃｍ-3以下のガリウムも
しくはインジウムを含むことを特徴とする。又、製造方
法は、このガリウムもしくはインジウムはイオン注入法
により前記チャンネル形成領域に選択的に注入されるこ
とを特徴とする。ここで、ガリウムもしくはインジウム
のピーク濃度が１×１０18ｃｍ-3より高くなると、実際
問題として、ＦＥＴのカットオフがむずかしくなりエン
ハンスメントＦＥＴの製造が困難となる。
【０００６】
【実施例】以下図面に従って、本発明のＭＩＳ型ＦＥＴ
装置を、その製造方法も含めて詳細に説明する。
装置を、その製造方法も含めて詳細に説明する。
【０００７】第１の実施例として図１に示すように、例
えばボロン濃度が１×１０15ｃｍ-3程度の単結晶けい素
基板１０１に、周知の選択酸化法等により素子分離用酸
化けい素１０２を形成する。次にボロンを６０ＫｅＶで
ドーズ１×１０12ｃｍ-2程度イオン注入し、続けて質量
数がボロンより大きいガリウムを８０ＫｅＶで５×１０
12ｃｍ-2程度イオン注入すると、不純物分布は図２に示
すように、ガリウムによる浅いピーク１０３が基板表面
から約０．０５μｍ、ボロンによる深いピーク１０４が
約０．２μｍの所にくるようになり、従来技術で説明し
た図１１と同様な分布になる。勿論、ガリウムの代りに
ボロンを１５ＫｅＶでイオン注入しても同程度の分布を
得ることは可能だが、更に分布を浅くしようとしても、
ボロンを用いた場合は１０ＫｅＶ程度で限界になるが、
ガリウムではボロンよりはるかに浅い分布が得られる。
えばボロン濃度が１×１０15ｃｍ-3程度の単結晶けい素
基板１０１に、周知の選択酸化法等により素子分離用酸
化けい素１０２を形成する。次にボロンを６０ＫｅＶで
ドーズ１×１０12ｃｍ-2程度イオン注入し、続けて質量
数がボロンより大きいガリウムを８０ＫｅＶで５×１０
12ｃｍ-2程度イオン注入すると、不純物分布は図２に示
すように、ガリウムによる浅いピーク１０３が基板表面
から約０．０５μｍ、ボロンによる深いピーク１０４が
約０．２μｍの所にくるようになり、従来技術で説明し
た図１１と同様な分布になる。勿論、ガリウムの代りに
ボロンを１５ＫｅＶでイオン注入しても同程度の分布を
得ることは可能だが、更に分布を浅くしようとしても、
ボロンを用いた場合は１０ＫｅＶ程度で限界になるが、
ガリウムではボロンよりはるかに浅い分布が得られる。
【０００８】後は、従来技術と同様に図３に示すように
ゲート絶縁膜１０５，ゲート電極１０６，ソースドレイ
ンの不純物拡散１０７等を形成し、本発明のＭＩＳ型Ｆ
ＥＴ装置を得る。
ゲート絶縁膜１０５，ゲート電極１０６，ソースドレイ
ンの不純物拡散１０７等を形成し、本発明のＭＩＳ型Ｆ
ＥＴ装置を得る。
【０００９】以上の説明ではガリウムをイオン注入した
が、やはり質量数がボロンより大きいインジウムについ
ても、注入エネルギーを調整するだけで同様である。
又、単体トランジスタのみならず、ＣＭＯＳあるいはＢ
ｉＣＭＯＳ等にも適用可能なのはいうまでもない。
が、やはり質量数がボロンより大きいインジウムについ
ても、注入エネルギーを調整するだけで同様である。
又、単体トランジスタのみならず、ＣＭＯＳあるいはＢ
ｉＣＭＯＳ等にも適用可能なのはいうまでもない。
【００１０】更にイオン注入の際、基板表面に保護用酸
化膜を設けるなど本発明の主旨を逸脱しない範囲で応用
することも可能である。
化膜を設けるなど本発明の主旨を逸脱しない範囲で応用
することも可能である。
【００１１】次に、本発明の第２の実施例として、埋込
みチャネル型のＰチャネルＭＩＳ型ＦＥＴの場合につき
説明する。
みチャネル型のＰチャネルＭＩＳ型ＦＥＴの場合につき
説明する。
【００１２】図４に示すように、リン濃度が約１×１０
15ｃｍ-3程度のｎ型単結晶けい素基板１０１に選択酸化
法で素子分離用酸化けい素１０２を形成し、例えばリン
を２００ＫｅＶでドーズ１×１０12ｃｍ-2程度イオン注
入し、続けてガリウムを１０ＫｅＶで１×１０12ｃｍ-2
程度イオン注入する。
15ｃｍ-3程度のｎ型単結晶けい素基板１０１に選択酸化
法で素子分離用酸化けい素１０２を形成し、例えばリン
を２００ＫｅＶでドーズ１×１０12ｃｍ-2程度イオン注
入し、続けてガリウムを１０ＫｅＶで１×１０12ｃｍ-2
程度イオン注入する。
【００１３】この時の不純物分布は図５に示すように、
ガリウムによるＰ型領域１０８と基板との間のＰＮ接合
１０９は基板表面から０．０２μｍの所にくる。ボロン
を１０ＫｅＶでイオン注入した場合は、図１１からＰＮ
接合深さは０．０６μｍであるから１／３程度の深さに
できる。埋込みチャネル型トランジスタの縮小化はこの
ＰＮ接合深さを浅くすることが必要なので、ガリウムを
使うことは大きなメリットである。
ガリウムによるＰ型領域１０８と基板との間のＰＮ接合
１０９は基板表面から０．０２μｍの所にくる。ボロン
を１０ＫｅＶでイオン注入した場合は、図１１からＰＮ
接合深さは０．０６μｍであるから１／３程度の深さに
できる。埋込みチャネル型トランジスタの縮小化はこの
ＰＮ接合深さを浅くすることが必要なので、ガリウムを
使うことは大きなメリットである。
【００１４】あとは図６に示すように第１の実施例と同
様に、ゲート絶縁膜１０５、ゲート電極１０６、ソース
ドレインの不純物拡散層１０７を形成して、本発明のＭ
ＩＳ型ＦＥＴを得る。
様に、ゲート絶縁膜１０５、ゲート電極１０６、ソース
ドレインの不純物拡散層１０７を形成して、本発明のＭ
ＩＳ型ＦＥＴを得る。
【００１５】
【発明の効果】以上説明したように本発明は、しきい値
調整用の不純物の分布を浅くし、ＭＩＳ型ＦＥＴを微細
化する効果を有する。
調整用の不純物の分布を浅くし、ＭＩＳ型ＦＥＴを微細
化する効果を有する。
【図１】本発明の第１の実施例の単結晶けい素基板を示
す断面図。
す断面図。
【図２】本発明の第１の実施例における不純物分布を示
す図。
す図。
【図３】本発明の第１の実施例のＭＩＳ型ＦＥＴ装置の
概略を示す断面図。
概略を示す断面図。
【図４】本発明の第２の実施例の単結晶けい素基板を示
す断面図。
す断面図。
【図５】本発明の第２の実施例における不純物分布を示
す図。
す図。
【図６】本発明の第２の実施例のＭＩＳ型ＦＥＴ装置の
概略を示す断面図。
概略を示す断面図。
【図７】従来技術の単結晶けい素基板を示す断面図。
【図８】従来技術における不純物分布を示す図。
【図９】従来技術のＭＩＳ型ＦＥＴ装置の概略を示す断
面図。
面図。
【図１０】他の従来技術の単結晶けい素基板を示す図。
【図１１】他の従来技術における不純物分布を示す図。
１０１ 単結晶けい素基板 １０２ 酸化けい素 １０３ 浅いピーク １０４ 深いピーク １０５ ゲート絶縁膜 １０６ ゲート電極 １０７ ソースドレインの不純物拡散層 １０８ Ｐ型領域 １０９ ｐｎ接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (2)
- 【請求項１】 単結晶けい素基板の一主面に形成された
ＭＩＳ型ＦＥＴであって、チャンネル形成領域の前記基
板表面付近にピーク濃度が１×１０18ｃｍ-3以下のガリ
ウムもしくはインジウムを含むことを特徴とするＭＩＳ
型ＦＥＴ装置。 - 【請求項２】 前記ガリウムもしくはインジウムはイオ
ン注入法により前記チャンネル形成領域に選択的に注入
されることを特徴とする請求項１に記載のＭＩＳ型ＦＥ
Ｔ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014896A JPH05211331A (ja) | 1992-01-30 | 1992-01-30 | Ｍｉｓ型ｆｅｔ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014896A JPH05211331A (ja) | 1992-01-30 | 1992-01-30 | Ｍｉｓ型ｆｅｔ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211331A true JPH05211331A (ja) | 1993-08-20 |
Family
ID=11873757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014896A Withdrawn JPH05211331A (ja) | 1992-01-30 | 1992-01-30 | Ｍｉｓ型ｆｅｔ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211331A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144079A (en) * | 1996-04-01 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2002033477A (ja) * | 2000-07-13 | 2002-01-31 | Nec Corp | 半導体装置およびその製造方法 |
| WO2006070598A1 (ja) * | 2004-12-28 | 2006-07-06 | Matsushita Electric Industrial Co., Ltd. | 半導体装置及びその製造方法 |
| US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
-
1992
- 1992-01-30 JP JP4014896A patent/JPH05211331A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144079A (en) * | 1996-04-01 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6461920B1 (en) * | 1996-04-01 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2002033477A (ja) * | 2000-07-13 | 2002-01-31 | Nec Corp | 半導体装置およびその製造方法 |
| WO2006070598A1 (ja) * | 2004-12-28 | 2006-07-06 | Matsushita Electric Industrial Co., Ltd. | 半導体装置及びその製造方法 |
| US7948048B2 (en) | 2004-12-28 | 2011-05-24 | Panasonic Corporation | Semiconductor device and method for manufacturing same |
| US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |