JPH045028Y2 - - Google Patents
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- Publication number
- JPH045028Y2 JPH045028Y2 JP1986001472U JP147286U JPH045028Y2 JP H045028 Y2 JPH045028 Y2 JP H045028Y2 JP 1986001472 U JP1986001472 U JP 1986001472U JP 147286 U JP147286 U JP 147286U JP H045028 Y2 JPH045028 Y2 JP H045028Y2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- channel power
- terminal
- power mos
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
この考案はプリント配線板上の回路パターンの
電気的な導通特性及び絶縁特性の検査に使用され
るプリント配線板の検査用ブリツジに関するもの
である。
電気的な導通特性及び絶縁特性の検査に使用され
るプリント配線板の検査用ブリツジに関するもの
である。
（従来の技術）
電子機器等に内蔵されるプリント配線板はその
機能の信頼性を保証するため、この配線板上に部
品を実装する前の時点でチエツクが必要である。
即ち、そのプリント配線板上の部品間・端子間の
各回路・配線パターンについてそれぞれ電気的な
導通特性チエツク及び絶縁特性チエツクがそれぞ
れ個別に実施されるのであるが、この様なチエツ
ク乃至検査は従来、被検査部位を切り替えるため
の接点としてリードリレーを用いたチエツク装置
で実施されていた。多数のリードリレーを用い
る、この様なチエツク装置ではプリント配線板上
の配線１本当たりのチエツク時間は10msec程度
を必要としている。
機能の信頼性を保証するため、この配線板上に部
品を実装する前の時点でチエツクが必要である。
即ち、そのプリント配線板上の部品間・端子間の
各回路・配線パターンについてそれぞれ電気的な
導通特性チエツク及び絶縁特性チエツクがそれぞ
れ個別に実施されるのであるが、この様なチエツ
ク乃至検査は従来、被検査部位を切り替えるため
の接点としてリードリレーを用いたチエツク装置
で実施されていた。多数のリードリレーを用い
る、この様なチエツク装置ではプリント配線板上
の配線１本当たりのチエツク時間は10msec程度
を必要としている。
従つて、例えば、寸法300mm×300mmの４層プリ
ント配線板では、その１枚当たりの配線本数は
1000〜2000本となり、そのプリント配線板１枚の
総チエツク時間は10〜20秒程度となる。
ント配線板では、その１枚当たりの配線本数は
1000〜2000本となり、そのプリント配線板１枚の
総チエツク時間は10〜20秒程度となる。
しかして、上記の如き、プリント配線板の部品
実装密度は、上記にとどまるものではなく、更に
著しく高密度になつてきている。特に、中、大型
コンピュータ等に使用されるプリント配線板で
は、前記の４層を超えて６層、８層（更には12
層）となり、又こうなる趨勢になつている。そし
てその配線パターン密度はこのプリント配線板上
に実装される部品の集積化・小型化の相乗効果
で、前記の４層の場合の５〜６倍になつているの
が実状である。従つて、この様に多層度・パター
ン密度が高くなるにつれ、製造ラインに比して、
より多くの検査部門における作業の遅延が生じ
て、全生産ラインが円滑に進行せず、故に現状よ
り高速のチエツク手段の出現が要請されていた。
実装密度は、上記にとどまるものではなく、更に
著しく高密度になつてきている。特に、中、大型
コンピュータ等に使用されるプリント配線板で
は、前記の４層を超えて６層、８層（更には12
層）となり、又こうなる趨勢になつている。そし
てその配線パターン密度はこのプリント配線板上
に実装される部品の集積化・小型化の相乗効果
で、前記の４層の場合の５〜６倍になつているの
が実状である。従つて、この様に多層度・パター
ン密度が高くなるにつれ、製造ラインに比して、
より多くの検査部門における作業の遅延が生じ
て、全生産ラインが円滑に進行せず、故に現状よ
り高速のチエツク手段の出現が要請されていた。
（考案が解決しようとする問題点）
この考案は上記に鑑み、プリント配線板、特に
多層かつ高パターン密度のプリント配線板を高速
で、前記の導通及び絶縁チエツクを実施するプリ
ント配線板の検査用ブリツジを提供するものであ
る。
多層かつ高パターン密度のプリント配線板を高速
で、前記の導通及び絶縁チエツクを実施するプリ
ント配線板の検査用ブリツジを提供するものであ
る。
（問題点を解決するための手段）
この考案を一実施例を示す図に基づいて説明す
れば以下の通りである。即ち、この考案のプリン
ト配線板の検査用ブリツジは、第１図において、
第１のｐチヤンネルパワー（power）MOS
（metal oxide semiconductor）−FET（field
effect transistor）１のソース（source）端子２
及び第２のｐチヤンネルパワーMOS−FET６の
ソース端子７のそれぞれを電源の一方の電極の端
子５と接続し、前記第１のｐチヤンネルパワー
MOS−FET１のドレイン（drain）端子３の第３
のｐチヤンネルパワーMOS−FET１０のソース
端子１１と接続し、前記第２のｐチヤンネルパワ
ーMOS−FET６のドレイン端子８を第４のｐチ
ヤンネルパワーMOS−FET１４のソース端子１
５に接続し、前記第３のｐチヤンネルパワー
MOS−FET１０のドレイン端子１２及び第４の
ｐチヤンネルパワーMOS−FET１４のドレイン
端子１６を前記電源の他方の電極の端子１８と接
続し、そして前記第１のｐチヤンネルパワー
MOS−FET１のドレイン端子３（又は第３のｐ
チヤンネルパワーMOS−FET１０のソース端子
１１）を一方の出力端子２０とし、第２のｐチヤ
ンネルパワーMOS−FET６のドレイン端子８
（又は第４のｐチヤンネルパワーMOS−FET１
４のソース端子１５）を他方の出力端子１９と
し、そして前記各ｐチヤンネルパワーMOS−
FETの各ゲート端子をその電流導通のコントロ
ール端子としたことを特徴としている。
れば以下の通りである。即ち、この考案のプリン
ト配線板の検査用ブリツジは、第１図において、
第１のｐチヤンネルパワー（power）MOS
（metal oxide semiconductor）−FET（field
effect transistor）１のソース（source）端子２
及び第２のｐチヤンネルパワーMOS−FET６の
ソース端子７のそれぞれを電源の一方の電極の端
子５と接続し、前記第１のｐチヤンネルパワー
MOS−FET１のドレイン（drain）端子３の第３
のｐチヤンネルパワーMOS−FET１０のソース
端子１１と接続し、前記第２のｐチヤンネルパワ
ーMOS−FET６のドレイン端子８を第４のｐチ
ヤンネルパワーMOS−FET１４のソース端子１
５に接続し、前記第３のｐチヤンネルパワー
MOS−FET１０のドレイン端子１２及び第４の
ｐチヤンネルパワーMOS−FET１４のドレイン
端子１６を前記電源の他方の電極の端子１８と接
続し、そして前記第１のｐチヤンネルパワー
MOS−FET１のドレイン端子３（又は第３のｐ
チヤンネルパワーMOS−FET１０のソース端子
１１）を一方の出力端子２０とし、第２のｐチヤ
ンネルパワーMOS−FET６のドレイン端子８
（又は第４のｐチヤンネルパワーMOS−FET１
４のソース端子１５）を他方の出力端子１９と
し、そして前記各ｐチヤンネルパワーMOS−
FETの各ゲート端子をその電流導通のコントロ
ール端子としたことを特徴としている。
第１図に示す実施例は上記したようにパワー
MOS−FETとしてｐチヤンネルのそれを使用し
ており、この場合、上記の電源の一方の電極の端
子５は＋（プラス）極に接続し、電極の他方の端
子１８は−（マイナス）極に接続する。
MOS−FETとしてｐチヤンネルのそれを使用し
ており、この場合、上記の電源の一方の電極の端
子５は＋（プラス）極に接続し、電極の他方の端
子１８は−（マイナス）極に接続する。
（作用）
次に本考案のプリント配線板の検査用ブリツジ
の作用を説明すると、第１図において、第１のｐ
チヤンネルパワーMOS−FET１のゲート端子４
及び第４のｐチヤンネルパワーMOS−FET１４
のゲート端子１７の電圧をそれぞれ、例えば
Lowにして各ゲートをONにし、第２のｐチヤン
ネルパワーMOS−FET６のゲート端子及び第３
のｐチヤンネルパワーMOS−FET１０のゲート
端子１３のいずれもがHigh電圧の状態にしてそ
の各ゲートOFFにすると、一方の出力１９及び
他方の出力端子２０にプローブ等を介してこの回
路に接続されたプリント配線板２１上の回路のあ
る配線２２には一方の出力端子２０から他方の出
力端子１９へと電流がながれる。
の作用を説明すると、第１図において、第１のｐ
チヤンネルパワーMOS−FET１のゲート端子４
及び第４のｐチヤンネルパワーMOS−FET１４
のゲート端子１７の電圧をそれぞれ、例えば
Lowにして各ゲートをONにし、第２のｐチヤン
ネルパワーMOS−FET６のゲート端子及び第３
のｐチヤンネルパワーMOS−FET１０のゲート
端子１３のいずれもがHigh電圧の状態にしてそ
の各ゲートOFFにすると、一方の出力１９及び
他方の出力端子２０にプローブ等を介してこの回
路に接続されたプリント配線板２１上の回路のあ
る配線２２には一方の出力端子２０から他方の出
力端子１９へと電流がながれる。
つぎに、上記と逆の操作を実施して、すなわち
第２のｐチヤンネルパワーMOS−FET６のゲー
ト端子９及び第３のｐチヤンネルパワーMOS−
FET１０のゲート端子１３をLowの電圧にして
その各ゲートをONにし、一方第１のｐチヤンネ
ルパワーMOS−FET１のゲート端子４及び第４
のｐチヤンネルパワーMOS−FET１４のゲート
端子１７の電圧をHighにした場合は前記のプリ
ント配線板２１上の回路の或る配線２２には他方
の出力端子１９から一方の出力端子２０に電流が
流れる。
第２のｐチヤンネルパワーMOS−FET６のゲー
ト端子９及び第３のｐチヤンネルパワーMOS−
FET１０のゲート端子１３をLowの電圧にして
その各ゲートをONにし、一方第１のｐチヤンネ
ルパワーMOS−FET１のゲート端子４及び第４
のｐチヤンネルパワーMOS−FET１４のゲート
端子１７の電圧をHighにした場合は前記のプリ
ント配線板２１上の回路の或る配線２２には他方
の出力端子１９から一方の出力端子２０に電流が
流れる。
（考案の効果）
この考案は上述したように、ｐチヤンネルパワ
ーMOS−FETを用いたものであるから、高速か
つ廉価でスイツチング動作をすることができる。
すなわち、配線チエツク時間は配線１本当たり
100μsec以下であり、前記した従来のそれと比較
してその1/100の所要時間で検査をすることが出
来る。
ーMOS−FETを用いたものであるから、高速か
つ廉価でスイツチング動作をすることができる。
すなわち、配線チエツク時間は配線１本当たり
100μsec以下であり、前記した従来のそれと比較
してその1/100の所要時間で検査をすることが出
来る。
また、これらｐチヤンネルパワーMOS−FET
の複数を特定のブリツジ状に接続して、上記のｐ
チヤンネルパワーMOS−FETの導通をそのゲー
ト端子で制御するものであるから、被検査体であ
るプリント配線板上の回路・配線に両方向から電
流を流すことができる等々の顕著な効果がある。
の複数を特定のブリツジ状に接続して、上記のｐ
チヤンネルパワーMOS−FETの導通をそのゲー
ト端子で制御するものであるから、被検査体であ
るプリント配線板上の回路・配線に両方向から電
流を流すことができる等々の顕著な効果がある。
第１図はこの考案のプリント配線板の検査用ブ
リツジの１実施例の回路図である。 図中、１……第１のｐチヤンネルパワーMOS
−FET、５……電源の＋極の端子、６……第２
のｐチヤンネルパワーMOS−FET、１０……第
３のｐチヤンネルパワーMOS−FET、１４……
第４のｐチヤンネルパワーMOS−FET、１８…
…電源の−極の端子、２０……一方の出力端子、
１９……他方の出力端子。
リツジの１実施例の回路図である。 図中、１……第１のｐチヤンネルパワーMOS
−FET、５……電源の＋極の端子、６……第２
のｐチヤンネルパワーMOS−FET、１０……第
３のｐチヤンネルパワーMOS−FET、１４……
第４のｐチヤンネルパワーMOS−FET、１８…
…電源の−極の端子、２０……一方の出力端子、
１９……他方の出力端子。
Claims (1)
- 第１のｐチヤンネルパワーMOS−FETのソー
ス端子及び第２のｐチヤンネルパワーMOS−
FETのソース端子のそれぞれを電源の一方の電
極の端子と接続し、前記第１のｐチヤンネルパワ
ーMOS−FETのドレイン端子を第３のｐチヤン
ネルパワーMOS−FETのソース端子と接続し、
前記第２のｐチヤンネルパワーMOS−FETのド
レイン端子を第４のｐチヤンネルパワーMOS−
FETのソース端子に接続し、前記第３のｐチヤ
ンネルパワーMOS−FETのドレイン端子及び第
４のｐチヤンネルパワーMOS−FETのドレイン
端子を前記電源の他方の電極の端子と接続し、そ
して前記第１のｐチヤンネルパワーMOS−FET
のドレイン端子を一方の出力端子とし、第２のｐ
チヤンネルパワーMOS−FETのドレイン端子を
他方の出力端子とし、そして前記各ｐチヤンネル
パワーMOS−FETの各ゲート端子をその電流導
通のコントロール端子としたことを特徴とするプ
リント配線板の検査用ブリツジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986001472U JPH045028Y2 (ja) | 1986-01-09 | 1986-01-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986001472U JPH045028Y2 (ja) | 1986-01-09 | 1986-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114374U JPS62114374U (ja) | 1987-07-21 |
| JPH045028Y2 true JPH045028Y2 (ja) | 1992-02-13 |
Family
ID=30779413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986001472U Expired JPH045028Y2 (ja) | 1986-01-09 | 1986-01-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045028Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245214Y2 (ja) * | 1972-10-20 | 1977-10-14 |
-
1986
- 1986-01-09 JP JP1986001472U patent/JPH045028Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114374U (ja) | 1987-07-21 |
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