JPH07202183A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07202183A
JPH07202183A JP33593093A JP33593093A JPH07202183A JP H07202183 A JPH07202183 A JP H07202183A JP 33593093 A JP33593093 A JP 33593093A JP 33593093 A JP33593093 A JP 33593093A JP H07202183 A JPH07202183 A JP H07202183A
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Abstract

(57)【要約】 【目的】 半導体集積回路装置に関し、耐静電気性が高
く、かつ集積度が高い半導体集積回路装置を提供する。 【構成】 ＭＯＳＦＥＴを含む半導体集積回路装置にお
いて、外部接続パッド６等の入出力部に接続された、論
理回路の初段のＭＯＳＦＥＴ（Ｌ）等の少なくとも一つ
のＭＯＳＦＥＴのソース領域２1 ，２2 とドレイン領域
１が電界が集中しやすい湾曲または屈曲部を有しない辺
によって対向する形状に形成され、このソース領域とド
レイン領域の境界上に実質的に直線状に延びるゲート電
極５1 ，５ 2 が形成され、入出力部に直接接続されてい
ないで論理回路等の内部回路を構成するＭＯＳＦＥＴの
ソース領域とドレイン領域が湾曲または屈曲部を有する
辺によって対向する形状に形成され、このソース領域と
ドレイン領域の境界上に湾曲または屈曲して延びるゲー
ト電極が形成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴを含む半
導体集積回路装置、特に、ソース領域とドレイン領域の
表面がシリコン−金属化合物（メタルシリサイド）によ
って形成されたＭＯＳＦＥＴを含む半導体集積回路装置
に関する。
【０００２】
【従来の技術】図３において、従来のＭＯＳＦＥＴの構
成説明図である。この図で、２１はドレイン領域、２２
1 ，２２2 はソース領域、２３はドレイン電極、２３11
はドレインコンタクト、２４1 ，２４2 はソース電極、
２４11，２４21はソースコンタクト、２５はゲート電極
である。
【０００３】この図に示した従来のＭＯＳＦＥＴにおい
ては、ドレイン領域２１の両側にソース領域２２1 ，２
２2 が形成され、ドレイン領域２１にはドレイン電極２
３が形成され、各ソース領域２２1 ，２２2 にはソース
電極２４1 ，２４2 が形成され、ドレイン領域２１とそ
の両側のソース領域２２1 ，２２2 の間に二股のゲート
電極２５が形成されている。
【０００４】この従来のＭＯＳＦＥＴのドレイン領域２
１とソース領域２２1 ，２２2 の表面は比較的高抵抗の
半導体拡散層であったため、ドレイン電極２３とソース
電極２４1 ，２４2 はそれぞれドレイン領域２１とソー
ス領域２２1 ，２２2 の表面に広い面積で接触し、か
つ、多数のドレインコンタクト２３11、ソースコンタク
ト２４11，２４21を取ることが必要であった。
【０００５】したがって、ドレイン領域２１とソース領
域２２1 ，２２2 を、対向する辺が平行する形状、例え
ば長方形にする必要があり、そのため、ドレイン領域２
１とソース領域２２1 ，２２2 の面積が必要以上に大き
くなり、このＭＯＳＦＥＴを集積して論理回路等を形成
する場合には、高集積化のネックになっていた。そこ
で、ドレイン領域２１とソース領域２２1 ，２２2 の表
面に低抵抗のメタルシリサイドを形成して、ドレイン電
極２３とソース電極２４1 ，２４2 の面積を小さくする
ことが考えられた。
【０００６】図４は、改良型ＭＯＳＦＥＴの構成説明図
である。この図において、３１はドレイン領域、３
２1 ，３２2 はソース領域、３３はドレイン電極、３３
11はドレインコンタクト、３４1 ，３４2 はソース電
極、３４11，３４21はソースコンタクト、３５はゲート
電極である。
【０００７】この図に示した改良型ＭＯＳＦＥＴにおい
ては、ドレイン領域３１の両側にソース領域３２1 ，３
２2 が形成され、ドレイン領域３１にはドレイン電極３
３が形成され、各ソース領域３２1 ，３２2 にはソース
電極３４1 ，３４2 が形成され、ドレイン領域３１とそ
の両側のソース領域３２1 ，３２2 の間に二股のゲート
電極３５が形成されている。
【０００８】この改良型ＭＯＳＦＥＴのドレイン領域３
１とソース領域３２1 ，３２2 の表面には低抵抗のシリ
コンと金属の化合物（メタルシリサイド）が形成されて
いるため、ドレイン電極３３とソース電極３４1 ，３４
2 はそれぞれドレイン領域３１とソース領域３２1 ，３
２2 の表面に狭い面積で接触し、かつ、少数のドレイン
コンタクト３３11、ソースコンタクト３４11，３４21を
取ることによって、ドレイン領域３１とソース領域３２
1 ，３２2 からの引出し電極を充分に低抵抗化すること
ができる。
【０００９】したがって、この改良型ＭＯＳＦＥＴにお
いては、ドレイン領域３１とソース領域３２1 ，３２2
の表面積を、少数のドレインコンタクト３３11とソース
コンタクト３４11，３４21を取るのに必要な面積を確保
するだけでよいから、ドレイン領域３１とソース領域３
２1 ，３２2 を、対辺を湾曲または屈曲させた非長方形
にして平面内で圧縮することができ、非長方形のドレイ
ン領域３１とソース領域３２1 ，３２2 の間に湾曲また
は屈曲したゲート電極（以下「ベントゲート」という）
３５を形成して、ドレイン領域の接合容量を低減し
専有面積を減らすことによって、論理回路等の集積度と
高速性を向上することができる。
【００１０】このように、ベントゲートは集積化のため
に極めて有利な技術であるため、従来は、ドレイン領域
とソース領域の表面に低抵抗のメタルシリサイドを形成
することができる場合には、論理回路等の半導体集積回
路の内部回路を構成する全てのＭＯＳＦＥＴに適用され
ていた。
【００１１】図５は、従来の半導体集積回路装置の構成
説明図である。この図において、Ｌは論理回路の初段の
ＭＯＳＦＥＴ、Ｐは保護回路、４１はドレイン領域、４
２1 ，４２2 はソース領域、４３はドレイン電極、４３
11はドレインコンタクト、４４1 ，４４2 はソース電
極、４４11，４４21はソースコンタクト、４５1 ，４５
2 はゲート電極、４６は外部接続パッド、４６1 ，４６
2はドレイン電極、４７1 ，４７2 はドレイン領域、４
８1 ，４８2 はソース領域、４９1 ，４９2 はゲート電
極、５０1 ，５０2 はウェルコンタクトである。
【００１２】この図には、従来の半導体集積回路装置
の、外部接続パッド４６から保護回路（Ｐ）を経て、論
理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）に至る
までを部分的に示している。
【００１３】この従来の半導体集積回路装置における論
理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）は、図
４に示した改良型のＭＯＳＦＥＴと同様のベントゲート
構造を有している。
【００１４】また、この従来の半導体集積回路装置にお
ける静電気に対する保護回路（Ｐ）においては、ドレイ
ン領域４７1 ，４７2 とソース領域４８1 ，４８2 の間
にゲート電極４９1 ，４９2 が形成され、ソース領域４
８1 とウェルコンタクト５０ 1 にはＶSS電極が接続さ
れ、ソース領域４８2 とウェルコンタクト５０2 にはＶ
DDが接続されている。
【００１５】また、ドレイン領域４７1 ，４７2 にはド
レイン電極４６1 ，４６2 が接続され、これらのドレイ
ン電極４６1 ，４６2 の両端は合流して、外部接続パッ
ド４６と、論理回路（内部回路）の初段のＭＯＳＦＥＴ
（Ｌ）のゲート電極４５1 ，４５2 に接続されている。
【００１６】この保護回路（Ｐ）は、ゲート電極４９1
にＶSS電極が接続され、ゲート電極４９2 にＶDD電極が
接続されているため、広い同電位の領域を形成してお
り、外部接続パッド４６から高い静電気がかかった場合
に、その電荷が論理回路（内部回路）の初段のＭＯＳＦ
ＥＴ（Ｌ）のゲート電極４５1 ，４５2 に印加される前
に吸収するようになっている。
【００１７】
【発明が解決しようとする課題】しかしながら、この従
来の論理回路の初段にベントゲート構造を有するＭＯＳ
ＦＥＴを用いた半導体集積回路装置においては、保護回
路（Ｐ）を設けていても、人体等に帯電した静電気の放
電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇ
ｅ ＥＳＤ）によって内部回路を構成するＭＯＳＦＥＴ
からなる能動素子が破壊されるという障害がしばしば発
生した。
【００１８】その原因を究明したところ、ベントゲート
構造を有するＭＯＳＦＥＴを論理回路等の内部回路を構
成する全ての能動素子として用いることに問題があるこ
とがわかった。その理由としては、ソース領域、ドレイ
ン領域、あるいはゲート電極がベント（湾曲または屈
曲）しているため、その湾曲または屈曲部に製造工程に
おいて半導体層や絶縁膜に欠陥が生じやすいことと、外
部接続パッドに静電気が印加された時に湾曲または屈曲
部に電界集中が生じ易いことの相乗効果によって、この
湾曲または屈曲部に絶縁破壊が起きやすくなり、ＥＳＤ
耐圧の低下をもたらしていることが考えられる。
【００１９】本発明は、耐静電気性が高く、かつ集積度
が高い半導体集積回路装置を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】本発明にかかる半導体集
積回路装置においては、前記の課題を解決するために、
ＭＯＳＦＥＴを含む半導体集積回路装置において、入出
力部に接続された少なくとも一つのＭＯＳＦＥＴのソー
ス領域とドレイン領域が湾曲または屈曲部を有しない辺
によって対向する形状に形成され、該ソース領域とドレ
イン領域の境界上に実質的に直線状に延びるゲート電極
が形成され、入出力部に接続されていないＭＯＳＦＥＴ
のソース領域とドレイン領域が湾曲または屈曲部を有す
る辺によって対向する形状に形成され、該ソース領域と
ドレイン領域の境界上に湾曲または屈曲して延びるゲー
ト電極が形成されている構成を採用した。
【００２１】この場合、入出力部に接続されたＭＯＳＦ
ＥＴのソース領域とドレイン領域の少なくとも１方の表
面を低抵抗のメタルシリサイドによって形成して、低抵
抗の電極引出しをすることができる。
【００２２】
【作用】本発明の構成を有するＭＯＳＦＥＴを含む半導
体集積回路装置においては、入出力部に接続された少な
くとも一つのＭＯＳＦＥＴのソース領域とドレイン領域
を湾曲または屈曲部を有しない辺によって対向する形状
に形成し、該ソース領域とドレイン領域の境界上に実質
的に直線状に延びるゲート電極を形成することによっ
て、製造工程において半導体層や絶縁膜に生じる欠陥を
低減することができ、また、外部接続パッドに静電気が
印加された時に電界を分散することができ、その結果、
ＥＳＤ耐圧を向上することができる。
【００２３】なお、外部接続パッドに近い全てのＭＯＳ
ＦＥＴのソース領域とドレイン領域を、上記のような湾
曲または屈曲部を有しない辺によって対向する形状に形
成する必要はなく、外部接続パッドに直接接続されたＭ
ＯＳＦＥＴのソース領域とドレイン領域のみを上記の形
状にすることによってもＥＳＤ耐圧を向上することがで
きる。
【００２４】また、入出力部に接続されていないＭＯＳ
ＦＥＴのソース領域とドレイン領域を湾曲または屈曲部
を有する辺によって対向する形状に形成し、該ソース領
域とドレイン領域の境界上に湾曲または屈曲して延びる
ゲート電極を形成することによって、ソース領域とドレ
イン領域の面積を圧縮することができ、その結果、論理
回路等の内部回路を高集積化することができる。
【００２５】また、この場合、入出力部に接続されたＭ
ＯＳＦＥＴのソース領域とドレイン領域の表面を低抵抗
のメタルシリサイドによって形成することによって、小
さい面積のソース領域とドレイン領域から低抵抗で電極
を引き出すことができる。
【００２６】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の一実施例の半導体集積回路装置の構成説明図で
ある。この図において、Ｌは論理回路の初段のＭＯＳＦ
ＥＴ、Ｐは保護回路、１はドレイン領域、２1 ，２2 は
ソース領域、３はドレイン電極、３11はドレインコンタ
クト、４1 ，４2 はソース電極、４11，４21はソースコ
ンタクト、５1 ，５2はゲート電極、６は外部接続パッ
ド、６1 ，６2 はドレイン電極、７1 ，７2 はドレイン
領域、８1 ，８2 はソース領域、９1 ，９2 はゲート電
極、１０1 ，１０2 はウェルコンタクトである。
【００２７】この図には、本発明の一実施例の半導体集
積回路装置の、外部接続パッド６から保護回路（Ｐ）を
経て、論理回路（内部回路）の初段のＭＯＳＦＥＴ
（Ｌ）に至るまでを部分的に示している。
【００２８】この実施例の半導体集積回路装置における
論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）は、
図３に示した従来のＭＯＳＦＥＴと同様に、ドレイン領
域１とソース領域２1 ，２2 は長方形であるが、ドレイ
ン領域１とソース領域２1 ，２2 の表面に低抵抗のメタ
ルシリサイドが形成されているため、ドレイン電極３と
ソース電極４1 ，４2 はそれぞれ長方形のドレイン領域
１と長方形のソース領域２1 ，２2 の表面に狭い面積で
接触し、かつ、少数のドレインコンタクト３11と、ソー
スコンタクト４11，４21によって、ドレイン領域１とソ
ース領域２1 ，２2 に低抵抗のドレイン電極３とソース
電極４1 ，４2 が形成され、ドレイン領域１とソース領
域２1 ，２2 の間に直線状のゲート電極５1 ，５2 が形
成されている。
【００２９】また、この実施例の半導体集積回路装置に
おける静電気に対する保護回路（Ｐ）においては、ドレ
イン領域７1 ，７2 とソース領域８1 ，８2 の間にゲー
ト電極９1 ，９2 が形成され、ソース領域８1 とウェル
コンタクト１０1 にはＶSS電極が接続され、ソース領域
８2 とウェルコンタクト１０2 にはＶDDが接続されてい
る。
【００３０】また、ドレイン領域７1 ，７2 にはドレイ
ン電極６1 ，６2 が接続され、これらのドレイン電極６
1 ，６2 の両端は合流して、外部接続パッド６と、論理
回路（内部回路）の初段のＭＯＳＦＥＴ（Ｌ）のゲート
電極５1 ，５2 に接続されている。
【００３１】この保護回路（Ｐ）は、ゲート電極９1 に
ＶSS電極が接続され、ゲート電極９ 2 にＶDD電極が接続
されているため、広い同電位の領域を形成しており、外
部接続パッド６から高い静電気がかかった場合に、その
電荷が論理回路（内部回路）の初段のＭＯＳＦＥＴ
（Ｌ）のゲート電極５1 ，５2 に印加される前に吸収す
るようになっている。
【００３２】この実施例の半導体集積回路装置による
と、入出力部に接続された少なくとも一つのＭＯＳＦＥ
Ｔのソース領域とドレイン領域を湾曲または屈曲部を有
しない辺によって対向する形状に形成し、このソース領
域とドレイン領域の境界上に実質的に直線状に延びるゲ
ート電極を形成しているため、製造工程において半導体
層や絶縁膜に生じる欠陥を低減することができ、また、
外部接続パッドに静電気が印加された時に電界を分散す
ることができ、その結果、ＥＳＤ耐圧を向上することが
できる。
【００３３】また、入出力部に接続されていないＭＯＳ
ＦＥＴのソース領域とドレイン領域を湾曲または屈曲部
を有する辺によって対向する形状に形成し、このソース
領域とドレイン領域の境界上に湾曲または屈曲して延び
るゲート電極を形成しているため、ソース領域とドレイ
ン領域の面積を圧縮することができ、その結果、論理回
路等の内部回路を高集積化することができる。
【００３４】なお、この実施例においては、すべてのＭ
ＯＳＦＥＴのソース領域とドレイン領域の表面に低抵抗
のシリサイドを形成したものとして説明したが、入出力
部に接続されたＭＯＳＦＥＴについては、ソース領域と
ドレイン領域が長方形であるから、シリサイドを形成す
ることなく、大きい面積のソース領域とドレイン領域か
ら低抵抗で電極を引き出すこともできる。
【００３５】また、論理回路等の内部回路の動作に直接
影響を与えない保護回路のＭＯＳＦＥＴにおいては、Ｅ
ＳＤが入力されるのはドレイン領域であるから、この部
分のドレイン領域の拡散層の角を丸めて電界集中を防ぐ
ことが望ましい。
【００３６】この実施例の効果を確認するため、下記の
条件で製造した半導体集積回路装置について静電破壊試
験を行った。 １．論理回路（内部回路）の初段のＭＯＳＦＥＴ（Ｎｃ
ｈ） チャネル長 Ｌ＝０．３５μｍ チャネル幅 Ｗ＝５．０μｍ×２＝１０．０μｍ ２．保護回路 Ｎｃｈ側 チャネル長 Ｌ＝０．７０μｍ チャネル幅 Ｗ’＝１００μｍ Ｐｃｈ側 チャネル長 Ｌ＝０．３５μｍ チャネル幅 Ｗ’＝１００μｍ
【００３７】図２は、本発明の一実施例で用いた静電破
壊試験装置説明図である。この図において、１１は可変
電圧直流電源、１２は安定抵抗、１３はコンデンサ、１
４はスイッチ、１４1 ，１４2 は接点、１５，１６は接
続端子である。
【００３８】この静電破壊試験装置は、電圧を最大３０
０Ｖまで変化することができる可変電圧直流電源１１に
直列に安定抵抗１２を接続し、スイッチ１４の第１接点
１４ 1 を介して２００ｐＦのコンデンサ１３を接続し、
このコンデンサ１３の両端に、スイッチ１４の第２接点
１４2 を介して被試験半導体集積回路装置の外部接続パ
ッドに接続される接続端子１５と、ＶSSパッドに接続さ
れる接続端子１６が接続されている。
【００３９】この静電破壊試験装置の接続端子１５を被
試験半導体集積回路装置の外部接続パッドに接続し、接
続端子１６を被試験半導体集積回路装置のＶSSパッドに
接続した後、スイッチ１４の第１接点１４1 を閉じて、
電圧を調節した可変電圧直流電源１１によってコンデン
サ１３を充電し、次いで、スイッチ１４の第１接点１４
1 を開き、第２接点１４2 を閉じて、コンデンサ１３に
充電された電荷を放電させることによって、被試験半導
体集積回路装置の外部接続パッドとＶSSパッドの間に静
電気が印加されたときの状態を模擬し、被試験半導体集
積回路装置の特性が劣化するか否かを測定した。なお、
可変電圧直流電源１１の電圧は１０Ｖきざみで上昇し、
試験は３００Ｖまででストップした。
【００４０】この実施例のような半導体集積回路装置に
おいては、一般的には、３００Ｖ程度あるいはそれ以上
の耐圧があればよいとされているが、図５に示した従来
の被試験半導体集積回路装置では、４０例測定して３例
程、３００Ｖ以下の耐圧（全て２９０Ｖ）のものがあっ
た。ところが、図１に示した本発明の実施例の被試験半
導体集積回路装置では、４０例測定して全て３００Ｖ以
上の耐圧があった。
【００４１】上記の従来例および本発明の実施例の半導
体集積回路装置においては、ゲート電極が二股に分か
れ、２つのＭＯＳＦＥＴを同じゲート信号によって制御
する例を説明したが、本発明は、ゲート電極を一つ有す
る通常のＭＯＳＦＥＴについても適用でき、同様の効果
を奏することはいうまでもない。
【００４２】
【発明の効果】以上説明したように、本発明によると、
耐静電気性の高い半導体集積回路装置を得ることができ
るため、コンピュータの論理回路装置等の信頼性向上に
寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体集積回路装置の構成
説明図である。
【図２】本発明の一実施例で用いた静電破壊試験装置説
明図である。
【図３】従来のＭＯＳＦＥＴの構成説明図である。
【図４】改良型ＭＯＳＦＥＴの構成説明図である。
【図５】従来の半導体集積回路装置の構成説明図であ
る。
【符号の説明】
Ｌ 論理回路の初段のＭＯＳＦＥＴ Ｐ 保護回路 １ ドレイン領域 ２1 ，２2 ソース領域 ３ ドレイン電極 ３11 ドレインコンタクト ４1 ，４2 ソース電極 ４11，４21 ソースコンタクト ５1 ，５2 ゲート電極 ６ 外部接続パッド ６1 ，６2 ドレイン電極 ７1 ，７2 ドレイン領域 ８1 ，８2 ソース領域 ９1 ，９2 ゲート電極 １０1 ，１０2 ウェルコンタクト １１ 可変電圧直流電源 １２ 安定抵抗 １３ コンデンサ １４ スイッチ １４1 ，１４2 接点 １５，１６ 接続端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳＦＥＴを含む半導体集積回路装置
    において、入出力部に接続された少なくとも一つのＭＯ
    ＳＦＥＴのソース領域とドレイン領域が湾曲または屈曲
    部を有しない辺によって対向する形状に形成され、該ソ
    ース領域とドレイン領域の境界上に実質的に直線状に延
    びるゲート電極が形成され、入出力部に接続されていな
    いＭＯＳＦＥＴのソース領域とドレイン領域が湾曲また
    は屈曲部を有する辺によって対向する形状に形成され、
    該ソース領域とドレイン領域の境界上に湾曲または屈曲
    して延びるゲート電極が形成されていることを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 入出力部に接続されたＭＯＳＦＥＴのソ
    ース領域とドレイン領域の表面が低抵抗のシリコン−金
    属化合物によって形成されていることを特徴とする請求
    項１に記載された半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124275A (zh) * 2014-07-24 2014-10-29 北京大学 回形多叉指场效应晶体管及其制备方法

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CN104124275A (zh) * 2014-07-24 2014-10-29 北京大学 回形多叉指场效应晶体管及其制备方法
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