JPH04502997A - 整流の絶縁破壊を回避するための直列誘導子を使用しかつｍｏｓｆｅｔの代用としてｉｇｂｔを使用してスイッチング回路の機能を広げる改良式スイッチング回路 - Google Patents

Abstract

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Description

【発明の詳細な説明】 整流の絶縁破壊を回避するための直列誘導子を使用しかつＭＯＳＦＥＴの代用と して［ＧＢＴを使用してスイッチング回路の機能を広げる改良式スイッチング回 路発明の分野 本発明は、ブラシレス電動機、交流／直流インバータ、スイッチング電力増幅器 などの制御装置で使用するような電力装置用スイッチング回路に関する。本発明 は、一つの実施例においてスイッチング回路の上位電子装置として絶縁ゲート・ バイポーラ・トランジスタ（、ＩＧＢＴ）を使用する。

発明の背景 大容量の電力の制御または変換用の多くの電力回路には、バルク電圧バスの両端 に直結された２個のスイッチが必要とされる。これは、負荷に固有な、あるいは 負荷に接続された寄生要素を成す誘導特性により、ある形の負荷を駆動するため に直流レベルを交流電圧にチョッピングすることができる。この型の回路を使用 するに当っては多（の関係事項を説明する必要がある。そのような電力段階での 制御の過失は、整流スイッチ装置の極めて高い電力の損失となることがある。こ れらの手段は、若干の浮遊容量性結合または磁気結合を経て、電力装置または制 御回路と共に相互作用をする各種電圧および電流のスルーレートによって生じた 上位および下位スイッチの同時通電を除去することを含む。これらの技術の多（ は良く理解され、高電力の応用におけるブリッジ回路の広い使用をもたらしてき た。

電力ＭＯＳＦＥＴ装置（ここでは、トランジスタまたは集積回路のような１つ以 上の活性素子を含む電子部品に限定される）の導入は、ＭＯＳＦＥＴの組立てに 固有な寄生ソース・ドレーン・ダイオードに関連する新しいセットに導いた。こ の問題はｒｄｖ／ｄｔ」または「整流５ＯＡＪの問題と呼ばれている。大部分の 環境または周囲のトポロジーでは、この動的ｄｖ／ｄｔの問題は単なる一課題で はない。この関係が保証される条件としては、負荷が遅れ電流を伴う誘導特性を 存し、電流がスイッチング周期内に逆流しない場合である。

電位整流問題を含む回路例としては、ＰＷＭブラシレス電動機制御装置、スイッ チング周波数より極めて低い周波数の交流波形を作る直流−交流インバータ、お よびスイッチング電力増幅器がある。これらの回路は、別の装置が再びターン・ オンする前に、ＭＯＳＦＥＴ装置の寄生ダイオードは決して導通しないという条 件を備えており、これは伝導寄生ダイオードを逆に回復させる。回復の最終段階 に向かって装置の両端に存在する高レベル電圧に結合された（電流が最大のとき ）高レベル電流は、周知のｄｖ／ｄｔの衰退として知られる原因となる。

電力ＭＯ３ＦＥＴにある寄生ダイオードは、実際には、電力ＭＯＳＦＥＴの組立 てによってできる寄生バイポーラ・トランジスタのベース・コレクタ結合したも のである。この寄生バイポーラ・トランジスタｌは、第１図のＱｌに示される通 り、ＦＥＴ３と並列である。上位および下位装置、Ｑ、およびＱ！は、負荷２に 印加されたバス電圧を＃御するようにパルス幅変調駆動回路５によってスイッチ される。装置Ｑ、が時間ｔ、にスイッチ・オフされると、第２図の波形で示すよ うに電流は上位装置ｔＱ、に流れる。誘導性フライ・バックは、負荷端子の電圧 が正のレール電圧を越えるようにする。これは、抵抗器Ｒ□およびＱｌの寄生ト ランジスタｌのベース・コレクタ・ダイオードの電流を強力にし、正のレール電 圧に戻すのである。電圧のスルーレート速度は次の関係式から決定することがで きる。

フタからの）および放電電流（Ｃ，、からの）によって十分に充電されるように 、回復時間ｔ、で開始する。ベース・エミッタ結合はこの点に向けてバイアスさ れ、時間ｔ、て第２絶縁破壊の条件がセットされる。下位装置Ｑ、が時間ｔ、で スイッチ・オンされると、十分に、より重要な状況が生じることである。次にバ ルク電源電圧は、２個の伝導装置Ｑ、、Ｑ、の両端に印加され、それらによって 試されるように極端に高いｄｉ／ｄｔが生じかつ一方または双方を衰退させるこ とになる。このＱ。

にある抵抗は、トランジスタの順バイアスを回避できるようになるべく小さいこ とが要求される寄生トランジスタｌのベース・エミッタＲｓ１である。しかし、 実際にＲ１＋の低い値は、装置Ｑ、、Ｑ、で試すことができるｄ　ｉ／ｄ　ｔを 増加させる。

したがって、たとえこの問題がｄｖ／ｄｔの問題として一般に知られていても、 大部分のｄｉ／ｄｔの問題と同様である。

この特異な衰退モードが識別されたので、数種の解決法が提案されてきた。下記 がそれらを表わす。

提案された１つの解決法としては、バス電圧より十分に高い電圧で査定される装 置を使用することである。

ＭＯＳＦＥＴ装置のＲ１１，、、は査定される電圧定格と共に増加しがちであり 、重大な損失を被る。また注目すべきことは、寄生トランジスタの絶縁破壊電圧 ＢＶｅｔ０が、ＭＯＳＦＥＴ装置のＢＶＤ、、に応動する電圧の約１／２となる ことである。

第３図で表示されたもう１つの提案は、Ｑ、およびＱ２に直列なショットキー（ ５ｃｈｏｔｔｋｙ）整流ダイオードＩｆ、かつＱＣｌならびにショットキー結合 に逆向きの並列な高速回復ダイオードＩ３を加えることである。あいにく、追加 のショットキー・ダイオード１１は、負荷電流の別の損失に電力損失を加算し、 回路の効率を減少させる。考えられる問題は、１＋　までのフライバック時閣内 に、Ｑｌのショットキー・ダイオード１１の高キャパシタンスで供給された電流 によって依然と残ることがある。

第４図に表示されたもう一つの提案は、外部電圧源１７に直列な低速回復ダイオ ード１５を加えることである。しかし、追加部品および電圧源１７は、この機構 の重大な損失の要因となる。

もう１つの問題は、作動電圧が約２００■を越えるときのスイッチング回路の電 流範囲の広がりにある。装置の前部の順抵抗は、電流負荷容量を限定する要因の １つである。順抵抗の値が減少されるならば、電流負荷容量は増加する。

ＭＯＳＦＥＴ装置が及ぼす有害な影響を制御する諸方法が提案されたが、今まで は、制御に関して提供される設備の設計量の提供がわずかであった。

発明の概要 この発明の目的は、上記の諸問題を克服する、特に直流／交流インバータ、スイ ッチング電力増幅器、ＰＷＭブラシレス電動機制御器などに使用する設備を提供 することである。

本発明によって、高電圧レールおよび低電圧レールを有する電源に接続されるよ うなスイッチング回路が提供される。スイッチング回路は第１装置、第１誘導子 、第２誘導子および第２装置を含み、それらのすべては、第１装置と第１１！導 子而の第１結合、第１誘導子と第２誘導子間の第２結合、および第２誘導子と第 ２装置間の第３結合を形成するように相互に直列に接続される。第１装置は、高 電圧レールに接続されるような端子を含み、第２装置は、低電圧レールに接続さ れるような端子を含むので、第１および第２装置は、電源と直結することができ る。回路は、第２装置の前記端子と、有害な逆電流を防止し、かつ第２装置の周 囲にバイパスを提供する第１結合との間に接続された第１ダイオードを含むこと もあるが、回路は、第１装置がターン・オフされる間ターン・オンしない。回路 は、第３結合と、第１装置でいえば第１ダイオードと同じ機能を持つ第１装置の 前記端子との間に接続された第２ダイオードを含むこともある。

回路は、交互に第１および第２装置をスイッチングする装置も含むので、第２結 合に接続された負荷は、外部電圧を供給される。

さらに、本発明によって、高電圧レールと低電圧レールを有する電源に接続され るようなスイッチング回路が提供される。スイッチング回路は第１装置、誘導子 および第２装置を含み、それらのすべては、第１装置と誘導子との間の第１結合 および誘導子と第２装置との間の第２結合を形成するように相互に直列に接続さ れる。第１装置は、高電圧レールに接続されるような端子を含み、かつ第２装置 は、低電圧レールに接続されるような端子を含むので、第１および第２装置は、 電源と直列に接続することができる。回路は、第２装置の前記端子と第１結合と の間に接続された第１ダイオード、第２結合と第１装置の前記端子との間に接続 された第２ダイオードをも含む。回路は、第１または第２装置あるいは再装置を スイッチ・オンかつスイッチ・オフさせる装置も含むので、第１結合または第２ 結合のいずれかに接続された負荷は、出力電圧を供給される。

上記の各実施例では、第１および第２装置は、例えばＦＥＴ、特にＭＯＳＦＥＴ 装置といった半導体素子のような電流制御素子であり得る。このスイッチング回 路は、例えば直流／交流インバータなどに使用することができる。

もう１つの実施例では、第１装置は、絶縁ゲート・バイポーラ・トランジスタ（ ＩＧＢＴ）である得る。第１装置は、第１装置の端子と有害な逆電流を防止する 第１結合との間に接続された第３ダイオードを含むことができる。

本発明は、電流値が減少されるまで、充電を遅らせて寄生トランジスタ（装置が ＦＥＴであるとき）のコンデンサのｄｖ／ｄｔの速度を制御するという概念、に 基づいている。本発明は、装置に直列な誘導子を提供して装置を通してｄｉ／ｄ ｔの速度を制御するという概念をも含む。このダイオードは、装置からのフライ バック電流をそらすようにキャッチ・ダイオードとして機能する。

図面の簡単な説明 本発明の上記および他の目的、特徴ならびに利点は、添付図と共に考慮された以 下の詳細な説明から、より十分明らかにすることができる。

第１図は１対の装置Ｑ１およびＱ２を用いた従来技術のスイッチング回路を表示 し、第２図はスイッチング周期の各時間における負荷の２個の装置の電流および 出力電圧を表示し、第３図および第４図は追加の従来技術のスイッチング回路を 表示し、第５図は本発明によるスイッチング回路の第１実施例を示し、第６図は 第５図と第８図の回路のスイッチング周期の各時間における、装置の電流および 出力電圧を表示し、第７ａ図および第７ｂ図は本発明によるスイッチング回路の 第２、第３の実施例を表示し、第８図は本発明によるスイッチング回路の第４の 実施例を表示し、第９図は第４実施例にあるＩＧＢＴの駆動特性を表示し、かつ 第１Ｏ〜１２図は本発明によるスイッチング回路の第５、第６および第７実施例 を表本発明はｄ　ｉ　／　ｄ　ｔを制御する誘導技術を使用する。

第５図では、２個の誘導子で隔置された半ブリッジを形成する第１、第３および 第４図の装置Ｑ１およびＱ、と同じ、２個の装置Ｑ、およびＱｌで構成すること が示されている。装置Ｑ、およびＱｔと同様な電圧および電流定格のダイオード Ｄ１およびり、も、新しい構成の部分として考えられる。回路の別な部分の電流 の向きは正方向であると思われる。第６図は、それぞれターン・オンおよびター ン・オフする時点における、装置Ｑ１とＱ。

およびダイオードＤ１とり、を通過する電流の波形を示Ｑ、が時間ｔ０でターン ・オフされると、負荷電流１１は別の通路に流れ続ける。この通路は誘導子り、 およびダイオードＤ！に通じているので、Ｌ！の電流も流れ続けようとする。し かし、やがて、Ｌ２０両端の電圧は一部の負荷電流ｌ、がＬｌおよびＱｌの寄生 トランジスタを通って流れるように十分に減少する。この電流ＩＱ＋は、Ｒ８お よびベース・コレクタ・ダイオードによって運ばれる。

時間ｔＩで、下位装置Ｑ、は再びスイッチ・オンされる。しかし、時間ｔ、で、 衰退したＭＯＳＦＥＴ装置が生じる上記の状態も存在する。しかし、第５図の回 路にあるし、およびＬ２の事象と存在は大きな相違を作る。それについては次に 述べる。実際にＱ、の電流は、Ｑｌの寄生トランジスタに流れ込んだものである 。この大容量の電流は、現に制御されかつ次の方程式から断定できる。

２個の誘導子は、飽和しない程度に完全負荷電流を作動しなければならない。特 殊な回路のｄｉ／ｄｔの安全値は、多くのパラメータ、特に温度を査定し、作動 する装置に左右される。

時間ｔ、で装置Ｑ、は、その寄生トランジスタの導通によって安全に回復する。

ｔ２とｔ、との間で、誘導子り、は、Ｑ、およびＤｌで形成されたループでその エネルギーを消費する。

第５図の回路で、ＰＷＭ駆動回路２１によってＱｌとＱ、の両方に供給された駆 動信号は、高周波で変調される。これは、装置に対応する導通時間内に、同装置 がスイッチング、例えばＰＷＭスイッチング、を続行することを意味する。２個 の誘導子はＱ、とＱ！どの間に供給される。負荷は、２個の誘導子の間に接続さ れ、それらは、スイッチングのときに各装置の回路に１個の誘導子があることを 保証する。

しかし、１個の装置、すなわち上位または下位装置だけがスイッチすることも若 干の回路においては可能である。その２つの別法が、第７ａ図、第７ｂ図に示さ れている。スイッチングの時間での事象の分析は、本発明に基づいた一般的な概 念を表示している、第５図の回路用の第６図の分析と同様である。その違いは次 の項目で説明する。

第１に、第７ａ図の回路では、Ｌｌは存在せず、Ｌ。

が、ｔｏとｔ、との間に全負荷電流を運ぶ。

第２に、第７ｂ図の回路では、Ｌ２は存在せず、Ｌｌが、ｔｏとｔ、との間で全 負荷電流を運ぶ。

第７ａ因、第７ｂ図の両回路では、上記の方程式（２）で示される予測値にｄ　 ｉ／ｄ　ｔを制限することによって、誘導子は、時間ｔ、においてその最も重大 な役割を果す。

ｔ２で達する電流の最大値は、回転速度が制御されているためにごくわずかな負 荷電流値である。したがって、ある構成では、誘導子は、大きな電流値での飽和 レベルによる設計を必要としない。これは、装置Ｑ１をスイッチングするときは 第７ａ図の回路を使用し、装置Ｑ、をスイッチングするときは第７ｂ図の回路を 使用して達成される筈である。これは、誘導子の大きさによっては、大きな減少 をもたらす。

第５、第７ａおよび第７ｂ図の回路では、ＰＷＭ駆動回路２１から両スイッチン グ装置Ｑ、Ｑ、に供給される駆動信号は、回路を制御するように同じ高周波で作 動される。高周波は整流低周波に重ねられる。装置Ｑ１およびＱ２は、より低い 整流周波数で決定される時間内に、何度もスイッチ・オンされたりスイッチ・オ フされたりする。この整流周波数は、変換器の速度と電極の数に左右される。

ＱｌおよびＱ２にＭＯＳＦＥＴ使用すると、回路は有効に１ｌｉＩＪＷＪされる 。高周波は、上位装置に必ずしも印加されない。上位装置から高周波を除去する と、予期しない利点が得られる。この利点とは、上位装置Ｑ、でのＭＯＳＦＥＴ 装置の要求を取り除くことである。ＭＯＳＦＥＴは、低導通損失の要求および高 速スイッチング時間を要求するので、下位装置Ｑ２で依然として要求される。上 位装置Ｑ、にあるＭＯＳＦＥＴは、依然として要求する。結果として、上位装置 Ｑ１をＩＧＢＴにすることができる。上位装置Ｑ、のＭＯＳＦＥＴは、有効な作 動に対してそう長くは要求しない。

［ＧＢＴを使用すると、数種の利点が得られる。ＭＯＳＦＥＴとは対照的に、Ｉ ＧＢＴは、特殊な温度結合のために、より強い電流を受け入れる。供給された電 流で、約２００ｖ以上のｒＧＢＴの電圧降下は、ＭＯＳＦＥＴの電圧降下よりも 低い。この電圧降下は電流負荷容量を決定するが、ＩＧＢＴはより強い電流負荷 容量を有することがある。２つの要因である、特殊な温度結合用の、より強い電 流、およびより低い電圧降下は、全体をより強い電流負荷容量にする。［ＧＢＴ およびＭＯＳＦＥＴのスイッチ・オフ安全作動区域（５ＯＡＲ）は方形である。

ＩＧＢＴの５ＯＡＲは、Ｍ（ＩｓＦＥＴの５ＯＡＲと等しいか、わずかに小さい 。［ＧＢＴのより高いスイッチングオフ時間と組み合わされた損失が、全装置の 損失と比較するとごくわずかであり、それは［ＧＢＴがより低い整流周波数で作 動されるからである。

上位装置Ｑ、に使用するＩＧＢＴは、特に低速時に利点を発揮する。第９図で示 す通り、負荷電流は、上位回路の熱限界によって決定される。低速での電流容量 の増加は、ＩＧＢＴかない場合の電流容量を１００％にすることができる。この 増加が電力を必要とする場合は、印加に際して極めて重要である。電流と直接関 係ある、例えば電気自動車の電圧は、高速より低速に対して、より大きくなる。

第９図で表示された通り、高速での駆動回路の負荷電流は、ＭＯＳＦＥＴである 下位装置の熱限界によって決定される。

つまり高速では、負荷電流は増加しない。

第１０図、第１１図および第１２図にみられる通り、第５図、第７ａ図ならびに 第７ｂ図の上位装置Ｑ、では、それぞれＭＯＳＦＥＴをｒＧＢＴに置き換えてい る。第８図にみられる通り、ダイオードＤ、およびり、は、ＩＧＢＴの両端に逆 向きの並列に接続される。コレクタに追加されたＰ層は、逆バイアス状態によっ て損傷される低ブロッキング電圧の事実上のダイオードを作る。ダイオードＤＩ およびＤ６は、損傷する逆バイアスからＩＧＢＴを保護する。加えて、［ＧＢＴ を通る電流が所定値を越えるならば、ＩＧＢＴの作動特性は変化し、かつシリコ ン制御整流器（ＳＣＲ）に似て（る。特に、［ＧＢＴのゲートは、［ＧＢＴをタ ーン・オフする能力の制御を失う。この制御損失は、追加の回路（図示されてい ない）によって防止することができる。

ＩＧＢＴとＭＯＳＦＥＴは、それらの駆動回路の要求が両立する。

この両立は、２個の装置を電力回路にて、相互交換し得る。

次に、図示された実施例に関して、本発明の２つの重要な特色を説明する。

（１）Ｑｌの電流が減少された値であるときにＱ２がスイッチ・オンされてから 、所定時間ｔ、までに、Ｑ、の寄生トランジスタのコンデンサのｄｖ／ｄｔ速度 を、コンデンサの充電を遅らせて所定しきい値以下の大きさに制御すること。

（２）ＦＥＴに直列な誘導子を提供することで、Ｑｌを通るｄｉ／ｄｔ速度を、 ｔｌからｔ２の所定時間で与えられたしきい値以下の大きさに制御すること。

さらに、キャッチ・ダイオードＤ１およびＤ２を使用して、装置からのフライバ ック電流をそらす利点がある。

正確にいえば、この特徴は、ｄｖ／ｄｔを制御することで上記（１）項に転じる ように貢献する。

注目すべきことは、本発明によって、スイッチング回路は、電動機制御装置（例 えば、ＰＷＭブラシレス電動機制御器、直流／交流インバータ、スイッチング電 力増幅器などに使用することができるのである。

注目すべきことは、上記の説明および添付図面は、本発明の原理の応用を単に表 示しており、その制限がないことである。本発明の原理を具現化し、その主旨お よび範囲に含まれる多数の変更は、当業者によって容易に考案することができる 。

浄書（内容に変更なし） ＦＩＧ、１ 従来技術 Ｆ　ＩＧ、７ａ　Ｆ　ＩＧ、７ｂ ＦＩＧ、６ ぐ ＦＩＧ、９ ＦＩＧ、　ＩＩ　ＦＩＧ、　１２ 手続補正書（自発） 平成３年り月／７日

Claims (29)

【特許請求の範囲】
1. １．高電圧レールおよび低電圧レールを有する電圧に接続されるようなスイッチ ング回路において、第１装置と第１誘導子との間の第１結合、第１誘導子と第２ 誘導子との間の第２結合、および第２誘導子と第２装置との間の第３結合を形成 するように、相互に直列に接続された前記第１装置、前記第１誘導子、前記第２ 誘導子および前記第２装置と、 前記回路が前記電源に接続されるとき、前記第２結合に接続された負荷が出力電 圧を供給されるように、前記第１および第２装置を交互にスイッチ・オンし、か つスイッチ・オフする装置とを備えたスイッチング回路。
2. ２．前記第１装置は高電圧レールに接続するようにされた端子を含み、かつ前記 第２装置は低電圧レールに接続するようにされた端子を含むので、前記第１およ び第２装置は前記電源と直列に接続することができ、かつ前記回路は前記第２装 置および前記第１結合を有害な逆電流防止のために前記第２装置の前記端子の前 記第１結合との間に接続された第１ダイオードおよび前記第１装置がちょうどタ ーン・オフされ、かつ前記第３結合と前記第１装置の前記端子との間に接続され た第２ダイオードが有害な逆電流を防止して、前記第２装置がちょうどターン・ オフされる間ターン・オンされない前記第１装置にパイバスを設けた請求項１に 記載のスイッチング回路。
3. ３．前記第１および第２装置は半導体素子である請求項１に記載のスイッチング 回路。
4. ４．前記半導体素子はＦＥＴである請求項３に記載のスイッチング回路。
5. ５．前記ＦＥＴはＭＯＳＦＥＴである請求項４に記載のスイッチング回路。
6. ６．高電圧レールおよび低電圧レールを有する電流に接続するようにされたスイ ッチング回路において、相互に直列に接続されて、前記第１装置と前記誘導子と の間に第１結合を形成し、かつ前記誘導子と前記第２装置との間に第２結合を形 成する第１装置、誘導子、および第２装置と、 前記第１結合に接続される負荷が出力電圧を供給されるように、前記第１装置を スイッチオンおよびスイッチオフする装置とを備えたスイッチング回路。
7. ７．前記第１装置は高電圧レールに接続するようにされる端子を含み、かつ前記 第２装置は低電圧レールに接続するようにされる端子を含み、したがって前記第 １および第２装置は電源に直列に接続することができ、かつ前記回路は前記第２ 装置の前記端子と前記第１結合との間に接続される第１ダイオードと、前記第２ 結合と前記第１装置の前記端子との間に接続される第２ダイオードとをさらに含 む請求項６に記載のスイッチング回路。
8. ８．前記第１および第２装置は半導体素子である請求項６に記載のスイッチング 回路。
9. ９．前記半導体素子はＦＥＴである請求項８に記載のスイッチング回路。
10. １０．前記ＦＥＴはＭＯＳＦＥＴである請求項９に記載のスイッチング回路。
11. １１．高電圧レールおよび低電圧レールを有する電源に接続するようにされるス イッチング回路において、前記第１装置と前記誘導子との間に第１結合を形成し 、かつ前記誘導子と前記第２装置との間に第２結合を形成するように相互に直列 に接続される第１装置、誘導子、および第２装置と、 前記第２結合に接続される負荷が出力電圧を供給されるように、前記第２装置を スイッチ・オンし、かつスイッチ・オフする装置とを備えたスイッチング回路。
12. １２．前記第１装置は、高電圧レールに接続するようにされた端子を含み、かつ 前記第２装置は低電圧レールに接続するようにされた端子を含むので、前記第１ および第２装置は前記電源と直列に接続することができ、また前記回路は前記第 ２装置の前記端子と前記第１結合との間に接続された第１ダイオードと、前記第 ２結合と前記第１装置の前記端子との間に接続された第２ダイオードをさらに含 む請求項１１に記載のスイッチング回路。
13. １３．前記第１および第２装置は半導体素子である請求項１１に記載のスイッチ ング回路。
14. １４．前記半導体素子はＦＥＴである請求項１３に記載のスイッチング回路。
15. １５．前記ＦＥＴはＭＯＳＦＥＴである請求項１４に記載のスイッチング回路。
16. １６．高電圧レールおよび低電圧レールを有する電源に接続するようにされたス イッチング回路において、絶縁ゲート・バイポーラ・トランジスタを含む第１装 置と、 第１誘導子と、 第２誘導子と、 第２装置と、 前記第１装置、前記第２誘導子、前記第１誘導子と前記第２結合との間の第２結 合、および前記第２誘導子と前記第２装置との間に第３結合を形成するように相 互に直列に接続されている前記誘導子および前記第２装置と、前記第１および第 ２装置を異なる速度でスイッチし、したがって前記回路が前記電源に接続される とき、前記第２結合に接続された負荷は出力電圧を供給される装置とを備えたス イッチング回路。
17. １７．前記第１装置は高電圧レールに接続されるようにされた端子を含み、また 前記第２装置は低電圧レールに接続するようにされた端子を含むので、前記第１ および第２装置を前記電源に直列に接続することができ、かつ前記回路は逆電流 を防止して前記第１装置がちょうどターン・オフされ、また前記第３結合と前記 第１装置の前記端子との間に接続される第２ダイオードは有害な逆電流を防止し て前記第２装置がちょうどターン・オフされている間にさらにターン・オンされ ない前記第１装置の回りにバイパスを与える請求項１６に記載のスイッチング回 路。
18. １８．高電圧レールおよび低電圧レールを有する電源に接続するようにされたス イッチング回路において、絶縁ゲート・バイポーラ・トランジスタを含む第１装 置と、 誘導子と、 第２装置と、 相互に直列に接続されて、前記第１装置と前記第２誘導子と前記第２装置との同 に第２結合を形成する前記第１装置、前記誘導子および前記第２装置と、前記第 １結合に接続された負荷が出力電圧を供給されるように、前記第１装置をスイッ チ・オンおよびスイッチ・オフする装置とを備えたスイッチング回路。
19. １９．前記第１装置は、高電圧レールに接続するようにされた端子を含み、また 前記第２装置は低電圧レールに接続するようにされた端子を含むので、前記第１ および前記第２装置は前記電源に直列に接続され、かつ前記回路は前記第２装置 の前記端子と前記第１結合との間に接続された第１ダイオードおよび前記第２結 合と前記第１装置の前記端子との間に接続された第２ダイオードを含む請求項１ ８に記載のスイッチング回路。
20. ２０．前記スイッチング回路は第１および第２装置を制御する装置、第１周波数 および第２周波数を有する制御用の前記装置を含み、前記第２周波数は前記第１ 周波数よりも高い、請求項１６に記載のスイッチング回路。
21. ２１．前記第１周波数は整流周波数である請求項２０に記載のスイッチング回路 。
22. ２２．前記第２周波数はパルス幅変調周波数である請求項２０に記載のスイッチ ング回路。
23. ２３．第１装置は第１装置の前記端子と前記第１結合との間に接続された第３ダ イオードを含む請求項１２に記載のスイッチング回路。
24. ２４．前記第２装置は半導体素子である請求項１６に記載のスイッチング回路。
25. ２５．半導体素子はＦＥＴである請求項１６に記載のスイッチング回路。
26. ２６．前記ＦＥＴはＭＯＳＦＥＴである請求項１６に記載のスイッチング回路。
27. ２７．前記第２装置は半導体素子である請求項１８に記載のスイッチング回路。
28. ２８．前記半導体素子はＦＥＴである請求項１８に記載のスイッチング回路。
29. ２９．前記ＦＥＴはＭＯＳＦＥＴである請求項１８に記載のスイッチング回路。